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デナリMemConとメンターのセミナー(6/25)

6月25日(金)は、デナリ主催のMemCon Tokyo 2010と、メンターグラフィックスの「エキスパートが語る最新SI/PIシミュレーション技術を活用した高速基板の設計手法」という2つのセミナーを受講した。

開催日時をよく確認せず、うっかり2つのセミナーに申し込んでしまったが、スケジュールを見て、開催場所がどちらも品川なので何とか両方参加できそうと思いハシゴしてしまった。

午前中から品川の東京コンファレンスセンターでMemConのほうに参加。午前中は基調講演と特別講演が中心で、メモリをはじめ半導体業界の動向について聴講し、午後前半は大手メモリベンダ3社からメモリ、特にDRAMのトレンドを伺った。
2010年現在、DDR2からDDR3に移行がほぼ完了し、その先のDDR4はまだ見えてこない段階で、メインストリームのDRAMはDDR3で落ち着いている状況。ただし、プロセスは40nmへの移行期でチップも2Gb品がこれから本格的に出てくる。省電力タイプはまだバリエーションがあり、LPDDRがまだ主流で、一部LPDDR2に移行が始まっている。

午後後半最初のセッションが聴きたかった講演、「高速DDR InterfaceにおけるLSI-Package-Board協調設計」と題して富士通VLSIの中川さんより発表があった。

同社が用意しているDDR Interface PHY Macroと、それを利用したPCB/LSI一体化協調ノイズ解析&対策支援サービス(PLACATE)を紹介したものだ。
DDR I/F PHYマクロは、メモリコントローラのロジックとメモリインターフェイスロジックの間に置かれるPHYロジックのマクロで、メモリ素子に対するクロック、コマンド・アドレスの送信、データのSERDESと送受信、それぞれのタイミング制御やOCD, ODT制御を司る機能を持っている。ドライバインピーダンス制御やライトレベリング、トレーニングなども行うことができる。ハードマクロだけどDDRからDDR3、Low Powerまで対応できるのだそうだ。DDR2/3で導入されてきた位相制御によるタイミング調整、きめ細かい電力制御のような最新のフィーチャーが入っているマクロということになる。
PLACATE(TM)は講演タイトルの「協調設計」をサービスとして商品にしたもので、言ってみれば基板側仕様に合わせてチップ・パッケージ側をカスタマイズできます、というASIC屋さんらしいアプローチ。謳い文句的にはボード側の設計も含めて最適化する、ということだろうけど、実質、ASICの方をカスタマイズするケースの方が多いだろうと想像できる。加えて、チップ~ボード全系統のシミュレーションも行う。特に、入手しづらいLSIの電源ノイズモデルを持っているので、確度の高い電源ノイズ解析ができるメリットは大きいだろう。もっとも、メモリチップ側の電源モデルは...ということを考えると理想通りにはいかないのだろうが。

さて、ここで品川の海側から山側に移動。御殿山のメンターグラフィックスまで歩く(約20分)。

休憩時間明けの後半最初のセッション「半導体起因ノイズ低減の為の基板電源配線の設計方法」から参加。プレゼンターはアイカ工業の田中さん。
お話は電源のインプットインピーダンスとトランスファーインピーダンスの説明から入ったが、要するに電源供給系の配線化(バス化)のお話。理屈は判るけど実際に設計しようとすると難しい点がいろいろある。
電源の配線化というハナシ自体はこれまでもあった。電源ラインはDCだけ必要十分に供給できれば良いので、高周波成分は通らないようにする方がノイズも伝達しないので良い。すなわち、電源ラインは電圧降下(IRドロップ)が起きない程度の太さで引けば十分である、という考え方だ。
ところが、多くの設計ガイドラインは、電源をベタで設計すべし、とされていて、多くはそのように設計されている。
また、主に海外の論文などでは「電源インピーダンスは極力低く」すなわちベタにすべし、とあり、細く=インピーダンスを高くしたほうが良いというものは見たことが無い。
なぜだろうか。
これには、大きく2つの理由があると思う。一つ目は電圧降下(IRドロップ)の問題。電源ラインを細くすると当然、流せる電流量は制限される一方、抵抗値も高くなり、電源電圧が低下する。1電源に対して1負荷のような場合は難しくないだろうが一対多負荷のような場合は、確実な電源供給ができるように設計するのが難しいだろう。このようなリスクを避けるためにベタにしておいた方が無難という考え方ができる。
もうひとつの理由は、電源プレーンのベタは単に電源供給経路として使われているわけではないという点。これは設計にもよるが、隣接層を走る信号線のリターンパスになったり、信号層間のシールドになったり、隣接するグラウンドとの間でストレーキャパシタンスを提供したり、といったベタならではの特徴が兼用されている場合が多い。このため、むやみにベタをやめることができないという事情もある。
最初の問題に対しては、メンターのHyperLynx PIが提供するIRドロップ解析機能のような、ツールによる設計支援で複雑な電源系でもリスクの低い設計が実現できるだろう。後者については、ベタをグラウンドで提供するようにして、最初から電源バス指向にすれば、電源ベタに頼らない設計というのができるのではないだろうか。

メンターグラフィックスのこのセミナーは今週末7月2日(金)にも同じ内容で開催されるので、興味のあるかたは是非参加してみて欲しい。

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Comments

gokentsさん、コメントありがとうございます。
同じエレクトロニクスでも分野による文化の違いというのはあるのですね。両面/片面基板でもない限り電源はベタ(面)が当たり前だと思っていました。
PI解析ツールの多くはベタ(電源プレーン)前提で作ってあると思うのだけど、大丈夫なんだろうかと思います。電源とグラウンドが面で対向してないとダメなのがおおいハズ。
チップ(ASIC)ベンダさんの基板設計サポートは充実してきたと思います。それを売り(付加価値)にしてるのかと思いましたが、そうしないと動かないとか深刻な事情がありそうですね。協調設計というと双方向なイメージがありましたが、未だに一方通行なのでしょうか...

Posted by: arap | 2010.06.29 05:29 PM

某氏です。(笑)
ときどき覗かせて頂いております。
少々長いですが駄文をコメントさせて頂きます。

SI/PIは古くて新しい話題ですよね。
国内メーカーは4bitマイコンの頃からLSIと向き合って
いるので片面や両面基板での実装も多数経験していると
思います。
そうなるとGNDはEMC等の関係も有りベタですが、VCC
(VDD)は枝配線ってのは一般的だったと思います。

今のように多層板でコア電圧も低くなった高速回路に
なってもEMC(放射ノイズ)の切り分け等などで枝配線
時のノウハウを生かした設計が多いように思います。

もちろんIRドロップなどまで考慮されているか?
と言うと怪しいですが。

その点ではPI Simの需要は高まると思いますが問題は
チップベンダーが適切なモデルを提供できるか?
だと思います。
SI SimのIBISなんかもヘロヘロなモデルが出回って
たりしますので立ち上げが難しいかなぁと個人的には
思います。

あと、ASICでのSI/PI Simですが、昔はASICベンダー
でSSOなどの対応をしておけば客先でなんとか動作して
たのが、SoCでDDRなどの高速I/Fを取り込みだすと、
顧客から最大公約数的なザックリしたモデルを出して
頂いてもターゲット速度を達成するのは難しい。

ASSPであればチップベンダーがリファレンスとして
ガーバーまで出して完コピして製品化ってのも出来
ますが、大半のASICチップベンダーはチップ設計は
プロでも、ASICですので基板設計などは当然しません。
ASICベンダーとしては上記のSSOなどのルールを守り
最適化するまでが単独で行える限界です。

そこでASICが不良では無い事を実証するためにASIC
設計時に高速I/Fについて、顧客に問題意識を持って
もらい基板の設計条件(ガイドライン)を早期に明確化
しシステムとして破綻させない、って事だと思います。
動作マージン分捕り合戦を先に解決しましょうと。

ASICベンダーのエゴと言われればその通りなのですが
搭載し製品化するのは顧客なので思った通りに動作
しなくて困るのは顧客であり、残念ながらASICベンダー
はチップのプロであっても、基板は素人の場合が多い
ですし、勝手にガーバーまで手を出せませんし。

その辺まで考えるとASICのリスクは今まで以上に非常
に高いと思います。
なのでASICベンダーはチップ設計から飛び出した所
まで見る必要が出てきてしまい、色々と新たな仕掛け
を準備しだしたって所かと。

Posted by: gokents | 2010.06.29 10:20 AM

某氏からDMでPLACATEについてツッコミをいただきました。
...えぇ!? それじゃLSI-Pkg-Brd協調設計というのはLSI→Pkg→Brdみたいなコトなんですか!?

Posted by: arap | 2010.06.28 03:42 PM

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