Xbox Oneの基板設計を視る(続)

EE Times Japanに『製品解剖: 「Xbox One」を分解』として、カナダのChipworksが分解した記事の翻訳が出ている。
基本的にiFixItと内容に大差なく、記事自体は使用されているコンポーネントの紹介中心であるが、コントローラーの内部を含めて前回紹介した記事とは違う写真も掲載されているので、興味のある方は一読されるとよい。
特に、元記事の写真にはプロセッサーのパッケージを開いて、「AMD」の刻印が確認できる貴重な顕微鏡写真まで載っている。

記事中、Xbox Oneのプロセッサーに搭載された47MBのオンダイSRAMについて「容量は驚くほどの大きさではない。」と書いているが、キャッシュ容量と考えれば十分大きく、クライアントはおろかサーバーでもこれほど搭載しているのは珍しい。メモリーアーキテクチャーについては、ライバルに当たるPS4が高速なGDDR5なのに対して、Xbox OneはDDR3なので性能が低いなどと言われてもいるが、巨大なオンダイSRAMの存在があるので一概に比較はできないはずだ。


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Xbox Oneの基板設計を視る

先週北米で販売が始まったマイクロソフトの新型ゲーム機Xbox Oneを、iFixIt社が分解し記事にしている
基板は3枚構成、主基板(メインボード)とWiFiボード、RFボード。WiFiボードとRFボードはシールドの外側に配置されている。RFボードはアンテナのようなパターンがあるだけで部品はICが1個載っている程度で、このICもオーディオユーザーインターフェイスチップと分析されていて、よく判らない。
さて、肝心のメインボードである。E3の前後で流れていた映像にXbox Oneの基板らしきものが映っていた以外、基板の写真を見るのは初めて。前回のはデバッグポートや7セグLEDなどが付いていたので、製品版ではなくて開発用ボードだったと思う。

基板は両面実装だが、半田面側にはコンデンサ等だけで大型部品は全て表面に配置されている。DDR3とされているDRAMチップは16個がAPU(CPUとGPUを1チップに統合したチップ)の周囲3方に並んでいる。これは、同じ8GBを搭載するソニーのプレイステーション4(PS4)が8個を表面、8個を裏面に配置しているのと対照的だ。
製造コストを考えるとXboxのように片面配置にした方が有利だが、配線密度が上がり設計が難しくなる。特にPS4の方はGDDR5なのでより電気的制約がシビアで、両面配置にせざるを得なかったのではと推測される。
メモリーの配線を見てみると、表面と裏面に配線パターンが見える。配線の様子を見ると、表面はデータ信号、裏面はアドレス/コマンドではないかと見られる。裏面のパターンがデイジーチェーン接続になっているので容易に推測できる。また、アドレス/コマンドが4グループになっているので4チャンネル構成だろうというのも判る。
興味深いのは、これらの配線パターンの多くに等長配線が見られる点だ。最近のメモリーコントローラーであれば、位相制御によって少なくともバイトグループ(8ビット)間でのタイミング調整はコントローラー側でやっていそうだし、少なくともAPUの供給元であるAMDのパソコン向け製品はこの機能を持っている。このため、基板側で等長配線しなければならない量は格段に少ないはず。APUの四隅にはヒートシンク固定用の穴があってなおさら配線エリアを狭くしており、配線難易度が高そうなのに、等長配線は省略できなかったのだろうか。

APUの左側には電源回路が見える。同じ種類のインダクターが5個と別のインダクターが1個見える。後者はおそらくメモリー周りの電源だろう。前者はさらに2+3に分かれているようにパターンから見える。これらがAPUのコア、CPUとGPUの電源であろう。こちらの裏面をみると電源回路からAPU下に至るまでびっしりとMLCCが張り付いている。

APUの右側から差動信号のパターンが伸びた先には、ボード上2番目に大きなチップがある。Xboxのロゴが印刷されているこのチップはカスタムのI/Oチップだろう。差動信号は表側に10レーン見える。裏側にもI/Oチップに伸びている信号があるが、ほとんどが差動信号ではないようだ。おそらく、表面の10レーンがAPUとI/Oチップ間のPCI Expressではないかと思われる。TX/RXがあるのでx4だとすると2レーン余る。
Xbox Oneの映像出力はHDMIで、基板下部にずらりと並んだコネクターの左から2番目と4番目がHDMIコネクターである。このうち左から2番目のがHDMI出力で、4番目のは入力となる。ゲーム機に映像入力があるのは珍しいが、Xbox OneのコンセプトはリビングのTVを集中コントロールする唯一の箱(One box)をめざしているそうで、だが自身はチューナーを持たないのでレコーダーやセットトップボックスからの入力が必要ということだろう。
さて、これらのHDMI入出力は先ほどのカスタムI/Oチップから伸びている。ゲームの映像を作っているのはAPUだが、一旦I/Oチップに渡してHDMI映像を作っているようだ。実際にはAPUからのDisplayPort出力をI/Oチップ内のコンバーターでHDMIに変換しているものと思われる。すると、先ほどの残り2レーンがDisplayPortか? もっとも写真からでは内層が全く見えていないのでなんとも言えない。ちなみに、表面と裏面のパターンだけ見ていると余りにもすっきりしているので、内層に配線層があるのは確実だと思われる。たぶん6層基板なのではないかと。

I/Oチップから出ている高速信号はあと、SATAとUSB、そしてキネクト(専用のカメラ+センサー)用ポートに伸びている。SATAは内蔵ドライブ用なのでチップの近くに配置されていて短い。USBも2ポート出ているが、どちらもUSB 2.0のようだ。キネクトのインターフェイスは公開されていない独自のものだと思われるが、見える範囲では差動ペアが2レーン、おそらく上り下りだろう。設計ルール的にはPCI ExpressともUSBとも同じように見えるので、速度などは予想しづらい。

このXbox Oneはパソコンに近いアーキテクチャーになったが、プロセッサーとメモリーの配置はパソコンと大きく異なる。パソコンでは多くの場合メモリーモジュールを採用するため、メモリーバスは一方向に向かって出るようなピン配置である。これの場合、部品配置はむしろグラフィックボードに近い。パソコンより広いビット幅のメモリーバスを採用しているので当然といえる。これをこのままパソコンにもっていくのは難しいだろう。
CPUとGPUを統合したことで基板上の大型部品が減り、かなりすっきりした印象。パソコンの基板でも同様だが、却って電源回路の面積が目立ってくる。

EMC的な観点で基板を眺めてみる。基板は額縁無しで、コネクター周りも回路側と分割しているようには見えない。裏面の基板周囲はレジストが掛かっておらず、銅色が見えている。ここ全体で金属シャーシと接触しているものと思われる。逆に表面側はヒートシンクのネジ穴以外、基板の取り付けネジ穴までレジストで覆われているのが特徴。
基板表面は配線があるところ以外、全面ベタに覆われており、またかなりの数のビアが打たれている。集中的にビアが打たれている部分は電源パターンだろう。ビアの数から大電流であることが想像できる。基板端も周囲にビアがおよそ5mm程度の間隔で打たれており、基板だけで放射を抑制しようという意図が感じられる設計となっている。

少し面白いなと思ったのはシルクで、まず、どこにもマイクロソフトやXbox Oneを示すロゴや文字が無いこと。APUやI/Oチップ上のマーキングが無いと、これがXboxの基板であることは一見して判らない。2点目はロケーションマーク(基板上の座標を示すインデックス)があること。最近の基板ではCADデータがあることから省略されることが多い。主にサービス(修理など)で使われると思うが、現場のサービスマンはCADデータが使えないということなのかも。記号の割り振りも珍しいもので、Y座標は表面がA, B, C, ..., F、裏面がM, N, ..., Uとなっている。X座標はなぜか表面が3~9、裏面が1~7と変則的。

このゲーム機自体の日本での発売は未定だが、早く実際にモノを見てみたいものだ。

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アルテラのPDN Design Tool

久しぶりにsi-listからの話題。"Altera's PDN Design tool - what changed?"というスレッドが立っていたので、アルテラのツールってなんだろう?と思ってアルテラのサイトを覗いてみた。

Power Distribution Network Design Toolのページにそのツールや関連資料が掲載されている。
Altera_www

アルテラのFPGAのユーザではないので、デバイスに依存しないバージョンをダウンロードしてみた。zipファイルの中身はマクロ付Excelスプレッドシートだ。なのでExcelがインストールされた環境で開く必要がある。OpenOfficeのような互換環境でも動くかどうかは試していないのでわからない。

ファイルを開いて最初に表示される[Decap Selection]タブは、左上に計算条件と電源仕様を入力する。計算条件では、VRMのタイプ、インダクタンスプロファイル、BGAビアの計算方法、プレーン容量の計算方法を指定できる。
電源仕様の項目はターゲットインピーダンスを求めるために必要な情報を入力する。
Altera_pdn_1

下の段には配置するデカップリングキャパシタの個数やパッケージサイズなどを入力する。バルクキャパシタも追加できる。

右上にグラフがあり、周波数-インピーダンスのグラフが、VRM、各キャパシタ、プレーンと合成インピーダンスについてプロットされる。

このツール自体が持っているキャパシタの情報以外に、ユーザ定義の情報を追加して使うこともできる。これは[Library]タブに入力する。ユーザ定義のデカップリングキャパシタが4個まで、バルクが2個まで定義でき、さらに既存の容量のものも含めてユーザ定義のパッケージ寄生値を定義することもできる。
このタブで基板の材料定数やVRMの寄生値など、ツールで使われるパラメータを管理している。
Altera_pdn_2

プレーンのストレーキャパシタンスは[Plane Cap]タブで、物理的な寸法情報を入れて計算する。
Altera_pdn_3

BGAビアのインダクタンスは[BGA Via]タブでビア径、ドリル径やビアピッチ、ビア長から計算する。
Altera_pdn_4

キャパシタの実装方法は、部品の横にビアを打つタイプと、部品の両端にビアを打つタイプが選択でき、パッケージタイプごとに寸法情報も定義することができる([Cap Mount]タブ)。
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特性のよい三端子(X2Y)コンデンサを選択することもできる([X2Y Mount]タブ)。
Altera_pdn_6

このツールで検討して決めたパスコンの部品表(BOM)が入ったレポートに清書することができる。
Altera_pdn_7

このsiblogでも何度か紹介しているギガヘルツテクノロジーPDN Designerを試しに使ってみて、パスコンの検討を手軽にできる便利さに惹かれたのだが、なかなか買ってもらうのは難しい。なんとか既存のツールや無料のツールでできないかといろいろ検討した。
もちろん、Spiceを使えばできるのだが、キャパシタのESR、ESL値に加えて実装に伴うインダクタンスの見積もりをして、Spiceネットリストを作ってAC解析し、グラフ表示させるという一連の作業を毎回おこなうのは面倒この上ない。
ちょっと良いなと思ったのはAnsoft Designer SVで、研究用途に無料で使うことができる上に、部品ベンダからキャパシタのライブラリが提供されているので、キャパシタをいちいちLCRで表す必要がない。Sパラを使うことができるので、精度も信頼でき、またSパラでないと特性が表現できない部品も使うことができる。
ただし、やはり毎回回路図に部品を並べてあげないと解析できないという欠点はある。

その点、このアルテラのツールは手軽さでは勝っている。ユーザインターフェイスも悪くない。キャパシタが等価回路モデルでしかなくSパラを使えない点では、PDN Designerを超えることはできていないが、そこにこだわりがなければ十分代替になるツールなのではないだろうか。

さて、si-listでの質問はVersion 2でアルゴリズムの改善があったらしく、以前と結果がずいぶん違うけど…という内容だった。ダウンロードしてきたバージョンはVer 1.1だったので、バージョンアップでいろいろ変わるのだろうか。今後もフォローしていきたい。

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AllegroでDCドロップ解析

Clipboard01_2

試作機の動作不良の原因が、負荷を掛けたときに電源電圧が異常に低下するためと判った。レイアウトを見てみると、確かに電源レギュレータから素子までの距離が長く引き回されているが、細いパターンで引かれているわけではなくある程度の電流は流せそうで、一見問題はなさそう。

そういえば、AllegroにDCドロップの解析機能があったことを思い出し、使ってみることにした。

Allegroもいろいろバリエーションがある。最初にこれかな?と起動したのがコレ、Allegro PCB PI option。

AnalyzeメニューにPower Integrityの項目がある。最初は解析の設定をするためにセットアップウィザードが立ち上がる。層構成、DCネットの識別と電圧設定...。各層の電源ネットの抽出は、あらかじめ設定しておけば信号層内にある電源ネットも抽出される。ただし、電源ネットはすべてシェイプで設計されていなければならないようだ。電源とグラウンドのペア設定、コンデンサ等デカップリング素子の設定。この場でコンデンサのモデルを入れることができる。今回は簡易的にムラタのMCSILで寄生値を求めて等価回路を作成。ここまでの設定をすると解析を実行することができる。ここで、電圧源(VRM)とノイズソースを設定する。実際にレイアウト上に配置することになる。
さて、問題は1つの電源-グラウンドペアに最低1個の電圧源とノイズソースが必要なことだ(※)。つまり、連続的な電源プレーンの設計には使えるかも知れないが、今回のように細切れで複数層に渡る電源ラインの解析はできない。しかも、各プレーンのインピーダンスとパスコンを加えたインピーダンスを求めてくれる、いわゆるパワーインテグリティの解析であり、今回やりたかったDCドロップの解析では無かった。

※「電源-グラウンドペア」は電源ネット毎に設定するのではなく、電源プレーン(島、あるいはベタ)毎に設定する。つまり、同じ電源ネットでも複数層に渡る場合は別々のペアとなるし、同じ層内でも離れていれば別のペアになる。各ペア間の電気的な接続は考慮されていない(?)ので、それらがビアやパターンでつながっていても、それぞれにノイズ源と電源(VRM)の配置が必要になる。

マニュアルやケイデンスのサポートページを見てみたが、DCドロップの解析に関する情報が得られなかった。

次に起動したのは、Allegro PCB SI GXL。
こちらにはAnalyzeメニューの下にIR-Drop...という項目があった。そうそう、これこれ。起動する製品が違うとメニューも違うのは何とかしてほしいものだ。
さて、こちらの手順は至って簡単で、まず解析したい電源ネットを選択する。そのネットにぶらさがる部品一覧が出てくるので、電流源(Source)と電流を消費する部品(Sink)を指定する。消費量も設定する。これだけ。部品モデルなどは不要というわけ。
解析を実行すると、電圧ドロップ量や電流量、温度上昇をコンターマップで見ることができる。

今回の場合、電源から問題の箇所までに電源電圧の5%を超える電圧降下が見られ、NGであることがすぐに判った。

2010.02.09: 判りにくいので※の部分を追記。

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新型PS3の基板設計を観る(追記)

前回のエントリを上げた後、気付いたことなどを。

Ps3new

まず、基板サイズが大きくなったことについて。旧型、いや失礼、(9月2日時点で)現行のPS3は、メインボード、無線ボードカードリーダボードの(見える限りで)3枚の基板構成だった。新型は、メインボード上に無線モジュールが載っているのが判る。新メインボードの面積は、それでもなお旧メインボード+無線ボードより大きいみたいだが、単純にメインボードだけ比較してもいけない。
カードリーダは、新型には搭載されていないようだ。従来機は上位機種だけに付いていたンだっけ。

CXDがシュリンクしてパッケージもプラスチックになったことは書いたが、Cell BEも、RSXも、初代からはシュリンクしているハズである。しかしながら、パッケージサイズ自体は変更されていないようだ。
ダイ(シリコン)は小さくなったけど、パッケージを小さくしてピン(ボール)ピッチを狭くすると、ボードの設計にインパクトがあるからだろうか。
シリコンが小さくなると、消費電力も下がることが期待できるわけで、Cell BEの電源とデカップリング設計の簡素化はその辺を反映しているのではないかと推察される。RSXは? たぶん、あまり最適化するメリット(時間? リソース?)が無かったンだろうな、などと邪推する。あるいは、元々がかなり厳しかったか...。

↑に関連して、タイトルから外れてしまうのでマジメに比較していないのだが、サーマルソリューションも簡素化できているハズである。ヒートシンクの重さとか、ファンの性能とか比較してみると面白いと思う。この辺は、発売後の分解記事に期待したい。

原価(部材コスト)で考えると、現行型の方が確実に高いだろうと思われる。部品の価格に価値を見出す人は、店頭の品が新型に入れ替わってしまう前に現行型を入手すべきだろう(笑)。今回の変更を「コストダウン」と見る人も同様。「最適化」と思える人、シュリンクによる消費電力の削減に期待したい向きはゼヒ新型を。

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新型プレイステーション3の基板設計を観る

engadget日本版さんより。発表された薄型プレイステーション3の分解記事が紹介されていたので、以前の記事を見ながら、どのような点が変更されているか観察してみたい。

まず基板表側から見ていこう。最初に気が付くのは、基板サイズが以前に比べて大きくなっていること。通常、コストダウンや小型化で基板サイズも小さく設計しなおされるところを、逆に大型化したということは、基板層数を減らしてコストダウンを図り、その他の機構部品の変更で薄型化を実現したということだろう。

キーコンポーネントでは、PS2との互換性のために搭載していたEE・GSチップとその周辺が無くなっている点が大きい。新型PS3ではPS2はソフトウェアエミュレーションで互換性を取るようだが、どうなることやら。
I/Oチップと思われるCXDが、金属リッドの付いたチップから樹脂封止のチップに変更されている。大きさも二回りほど小さくなっているようだ。
CPUであるCell BEの右側に見えるXDR DRAMチップはエルピーダ製のようだが、表面には2個配置され数が減ったのかと思わせるが、実は裏面に残りの2個があり、以前と同じ4個だった。
I/Oコネクタの近くには、LANコントローラ、HDMIコントローラ、マルチAVコントローラといったI/Oコントローラが並んでいる

Cell BEとグラフィックスコントローラであるRSXは相変わらず仲良く並んでいるが、Cell BEに使われていたNECトーキンのプロードライザが無くなっているのに気付いた。以前は、Cell BEとRSXで各4個、合計8個のFケース品が使われていたが、新型では4個、RSXのみになった。
プロードライザの代わりにCell BEの電源には高分子系の大型キャパシタが7個使われている。また、Cell BEの電源レギュレータも3相から2相に構成が変更されているように見える。

これらから察すると、RSX周りの設計はあまり変更されず、Cell BE周り、特に電源周りは最適化した結果、以前よりやや条件を緩めて設計できたのではないかと推測できる。以前、日本IBMの高橋さんの発表にあったように、Cell BEでは基板側には穴を開けることでチップパッケージ下にパスコンを配置できているので、デカップリング特性が良い。そこでプロードライザ不要となったのではないかと思う。

基板の裏側見比べてみると、写真が小さくて判りづらいが、RSXもCell BEもMLCCによるパスコン設計は大きく変わっていないようだ。

ビデオで紹介されているように、基板はガッチリEMIシールドされている。この辺りの設計思想は以前と変わっていないようだ。

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続・ビアのインダクタンス

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前回のエントリ以降、GoldfarbとPucelの論文を読んでみたいと思っていたのだが、IEEEの論文をタダで読むウラワザみたいなものを発見して、ようやく読むことができた。
掲載されているのは、IEEE Microwave and Guided Wave Letters, Vol. 1, No. 6, June 1991、タイトルは Modeling Via Hole Grounds in Microstrip という、3ページ(うち1ページ図版)という短い論文である。(IEEEの会員の方ならこちらから入手できる。非会員は有料で読むことができる)

まず、前回疑問を呈したWadellの本の以下の式:
Goldfarbpucel
はこの論文に載っている式であることが確認できた。

では、前回ネットで検索して見つかったこちらの式は、というと、
Viaequation

Goldfarb_equation_3
いつの間にかこのように直されていた(!!)。Wadellさん疑ってゴメンナサイ...。

論文を読むことができて、この式に至った経緯が判った。

まず、ビアを円柱状の導体に見立ててインダクタンスを推定した。
Goldfarbpucel1
この式には、グラウンド面に対して垂直な電流成分を想定してイメージインダクタンスが含まれているが、これで求まる値は実際より高いそうだ。

そこで、イメージインダクタンス分を含まない式の方が実際に近いだろうと推定してみると、以下の式になる。
Goldfarbpucel2
これでもまだ明らかに高い値になる。

そこで、一番上の式が数値計算の結果とも実測値とも良く合う、というのがこの論文の趣旨だ。最後の式とは第二項に掛かる係数が1か1.5かというだけの違いである。これは理論的につじつまの合う説明もあるが、この論文では「数値計算の結果とも実測値とも良く合う」と述べるに留めておく、と書かれている。

論文には前提としてる条件や比較結果も記されているので、安心して使うことができるだろう。やはり原著に遡ることは大事だと思った。

また、前回のエントリに関してある読者の方から Istvan Novakの書いたFrequency-Domain Characterization of Power Distribution Networks に別のビアインダクタンスの式が載っており、こちらも良く合うようだと教えていただいた。あいにく、同書は持ち合わせていないので、機会があったら確認してみたいと思う。

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ビアのインダクタンス

先週、ちょっとワケあってビアのインダクタンスについて調べた。
WadellのTransmission Line Design Handbook (Artech House Antennas and Propagation Library)に紹介されているのが、以下の近似式だ。

Goldfarbpucel

(L: ビアのインダクタンス、μ0: 透磁率、h: ビアの高さ、r: ビアの半径)
ところがこの式、単位が判らない。原著であるGoldfarb and Pucelの論文はIEEEから購入できるのだが、ちょっと調べてみたらこのようなページが見つかった。しかし、こちらに載っている式は微妙に違う。

Viaequation

こちらには、ディメンジョンをメートルで入れればインダクタンスはヘンリーで求められると書いてある。

一方、Howard Johnsonの本には次のようなより簡易なビアのインダクタンスの式が載っている

L=5.08*h*(ln(4*h/d)+1)

こちらは、ディメンジョンはインチ、結果はナノヘンリーで求められる。

例としてこちらの式で、高さ40mil、直径10milのビアのインダクタンスを求めてみよう。

L = 5.08*0.04*(ln(4*0.04/0.01)+1) = 0.626[nH] = 626[pH]

これを、最初の式と二番目の式で計算すると、μ0(真空中の透磁率)が4π×10^-7であることに注意して、それぞれ以下のようになる。

L = 1.85E-10 = 185[pH]
L = 3.21E-10 = 321[pH]

それぞれ、Howard Johnsonの式の1/4、1/2程度と小さいが、Johnsonの近似式が非常に簡易な計算であるのに対して、Goldfarb & Pucelの式は数値計算にフィッティングした近似式であり、こちらの方がより真値に近いのだろう。前者のWadellの文献の式は、感覚的にも小さすぎるのでtypoなのだろうと推測できる。二番目の式がおそらく正しいのだろう。

今回、学んだこと。
・本に載っている式を盲目的に信じない。ひょっとしたらtypoかもしれない
・お金があれば原典に戻って(ソース嫁)みること
・他のソリューションと比較してみよう
・μ0は比透磁率(μs)ではない。最初そうかと思ってμ0=1で計算したら全然合わなくて悩んだ
・物理の式では単位に注意。ていうか、単位をちゃんと書いといて欲しい>原著

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HyperLynxその後

以前のエントリで書いたクロストーク解析については、Allegro SIで結果を得ることができて目的は達成できたのだが、HyperLynxの方がシミュレーションを実行してまもなくアプリケーションエラーで止まってしまう点が気に掛かっていた。
その後、少々時間があったので解決方法を探ってみた。

まず、使用したHyperLynx 7.7の修正リリースを試してみる。これまでは2005のリリースを使っていたが、SupportNetを見ると2007リリースが出ているので、ダウンロードしてみる。パッチだけでなくフルインストールモジュールで提供されているが、サポート契約が無いとダウンロードはできないので注意。
これまでの設定は引き継ぐことができるようなので、インストールしたらそのままバッチシミュレーションを実行してみる。
すると、意外に短時間で結果レポートが表示された。見てみると、デバイスモデルが見つからないというエラーでシミュレーションは失敗していた。モデルファイル(ライブラリ)のパスを調べてみると、インストール後のデフォルトしか指定されていないので、前回後から追加したパスは再設定しなければならないようだ。
ただし、この設定ミスで判ったことは、アプリケーションエラーの原因がデバイスモデルにあるかも知れないということ。
気を取り直して、今度は設定を再確認し、不足している設定をやり直して(具体的には、ライブラリパスの再設定と一部モデルの割り当てをやり直した)、再実行してみる。
…やはり、前バージョンと同じようにシミュレーションを始めて間もなくアプリケーションエラーで落ちてしまう。

ちなみにHyperLynxの最新リリースは8.0である。全く新しいバージョンを使うのには抵抗があったが、試してみる価値はあるだろうと思い、SupportNetからダウンロードしてインストールしてみる。
HyperLynx 8.0を起動した見た目はあまり変わっていないように思われるが、PI解析などの機能追加が見られる他、前回不満だったメニュー構成も見直され、フローに従って左側から順次設定していけば解析のセットアップができるように改善されている。
前回の轍を踏まぬように、設定項目を見直しながら不足している部分を補い、解析をセットアップする。ほとんどの設定は引き継がれており、今回も一部の設定をやり直すだけで解析実行に進むことができた。
さて、シミュレーションを実行してみる。
前回アプリケーションエラーで落ちる附近まで進むと、エラーメッセージを出してシミュレーションが中断した。エラーの内容はやはりデバイスモデルに関わるものだった。アプリケーションエラーで落ちると、ログが残らないので何が悪いのか具体的な解決方法が判らないが、今回はメモリモジュールのEBDモデルでエラーしていることがはっきりした。

エラーの出たモデルを見てみると、確かにおかしい。コメント行に[Model Selector]のキーワードが突然出てくる。これ、オリジナルのEBDモデルではコメント中に"Model Selector"の使い方を説明した文章が入っており、AllegroかHyperLynxで作業中にどちらかのツールが勝手にキーワードに置き換えてしまったのが原因のようだ。

この部分を修正したEBDモデルを作り直し、解析を再実行してみた。今回はうまく解析できているようだ。

ただし、HyperLynx 8.0になっても、依然バッチシミュレーションで[Model Selector]のモデルを選択する方法や、駆動するドライバの条件を指定する方法が判らない。

翌日、バッチシミュレーションは終了していた。トータルでおおよそ12時間ほど掛かったが、結果は出ていなかった。1ネットの解析の上限時間(タイムアウト)を15分に設定していたが、いずれのネットも上限時間内に解析できていなかったためだ。もう少し、解析条件を絞ってみる必要がありそうだ。

いずれにしても、謎のアプリケーションエラーの原因が判った。しかし、こういう場合はログを残して終了して欲しいものだ。

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2素子のダンピング抵抗

当ブログの検索ワードで最も多いのが「ダンピング抵抗」なので、今回はダンピング抵抗についてちょっと思ったことを書いてみたい。

ココログのお絵描き機能で図も作ってみたのでご笑覧いただきたい(マウスで図を描くのは困難…)。

最近見た設計で、差動信号に2素子の集合抵抗をダンピング抵抗として入れているものがあった。信号は200MHzの差動クロックでそれほど周波数が高いわけではないが、集合抵抗を使ってもよいものか疑問に思った。
ダンピング抵抗の目的は伝送系のインピーダンス整合にあるのだから、個々の信号について最適の値を設定すべきで、集合抵抗で1つの値しか取れないとすると、どちらかに最適でももう一方には最適でないのだから、アンバランスになってしまうと考えたためだ。
しかし、考えてみると、抵抗の取りうる値は特殊品を使わない限りは10, 22, 33Ω…と飛び飛びなわけで、差動信号系のインピーダンスが+側と-側で大きく異なるとも考えにくいので、いずれにしても最適値は同じ程度になると考えるのが現実的だ。
個別の抵抗の誤差によるバラツキに比べると、集合抵抗の素子間のバラツキのほうが小さいだろうから、却って集合抵抗を使ったほうが良いとも考えられる。

2個の抵抗をバラで載せる場合と、1個の集合抵抗を載せる場合を比べると、差動信号間のカップリングが気になる。チップ抵抗の内部構造が詳しくわからなが、単純に端子間を抵抗性素材が直線的に入っているのであればあまり気にする必要はない。
もし、内部でコイル状に電流が流れるような構造になっているとすれば、内部の電流経路で抵抗素子間のカップリングを気にする必要があるだろう。

並んだ2個の抵抗素子内を、電流が同じように流れているのであれば、差動信号に適しているといえる。互いが及ぼす相互インダクタンスの作用で、同相(コモンモード)の電流は抑制され、逆相(ディファレンシャルモード)は良く通過する。弱いコモンモードチョークのような働きをするだろう。
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逆に、もし電流が鏡面対称に流れるのであれば、ディファレンシャルモードが抑えられ、コモンモード成分を通過させるので、差動信号には適さないことになる。
Cocolog_oekaki_2009_05_27_22_20

きっかけは集合抵抗だが、単一の抵抗部品を並べて実装する場合もこの効果を考慮する必要があるだろう。抵抗部品には極性が無いが、もし内部構造が対称でないのであれば、本当に無極性とは言えないことになる。

2素子の集合抵抗については4ポートSパラメータを入手しておくべきかも知れない。ディファレンシャルモードからコモンモードへの相転移が大きいようであれば使うのをもう一度検討したほうがいいだろう。

もっとも、損失を気にする高周波伝送でダンピング抵抗自体を使う機会は少ないだろうし、普通は気にしなくてもいいのだろうと思う。

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