[ブックレビュー] 忘れ去られたCPU黒歴史

テクニカルライター 大原雄介さんによるascii.jpの人気連載「ロードマップでわかる!当世プロセッサー事情」から、「CPU黒歴史」シリーズが本になった。

忘れ去られたCPU黒歴史 Intel/AMDが振り返りたくない失敗作たち (アスキー・メディアワークス刊)

さっそく読んでみたので感想を書いてみたい。とは言っても、普通にレビューしても面白くないし、これまで仕事で関わったCPUも紹介されているので、思い出を振り返りつつ感想を書いてみようと思う。

最初に紹介されているのがインテルのTimnaで、これを使ったPCを設計していただけに非常に懐かしい。当時はCPUの外にメモリコントローラを内蔵したチップと、当然グラフィックコントローラ(GPU)を持たせるのが当たり前だったので、CPUとメモリコントローラ、GPUを1チップにしたのは画期的だった。PCの世界ではCPUにメモリコントローラを内蔵するのは同じ時期のTransmeta Crusoe TM5400/5600が初めて。GPUまで内蔵するのは、パッケージレベルではインテルのClarkdale/Arrandale(初代Core i5/3)、ダイまで統合するのはAMDのLlano/Ontarioなので、ごく最近まで待たなければならない。
※もっとも、組み込み向けではこの程度のSoCは珍しくない。メインストリームで大規模に実装しようとしたのは画期的と言える。
本書にも書かれている通り、失敗の大きな要因はメモリコントローラがDirectRAMBUSだった点にある。当時、ラムバスのDRAM(RDRAM)のベンダーが少なくエルピーダとサムソン、あとマイクロンぐらいだったこととラムバスへのライセンス料のせいか、価格が一向に下がらなかったので、上では採用を躊躇していた。
※当時、マイクロンはインテルのラムバス戦略にも乗りつつ、AMDとはDDRメモリを推進していた。あれはうまい「二足の草鞋」戦略だった。
しかし、インテルがRAMBUS-SDRAM変換チップ(MTH)を無償で付けるというような提案をしてきて、SDRAMを使ってプロジェクトはスタートした。ところが、本書にもあるようにこのMTHがなかなか出てこなくて、やきもきしているうちにTimna自体がキャンセルになってしまったのを覚えている。
せっかくGMCHを統合してチップ数を減らしたのに、MTHという外付けチップが必要なんて、本末転倒だった。メモリコントローラをコンサバなSDRAMにしておけば、歴史に残るCPUになったに違いない。

続いて紹介されるインテルのRISCチップ自体は、PCのCPUとして採用されることはもちろん無かったが、当時担当していたFM-Rシリーズにはオプションで「i860カード」(i960だったかもしれない)というオプションカードがあった。設計に関わったわけではないが、何かのトラブルで出荷後に「差し込み」(注意書きのようなビラ)を入れることになり、倉庫に出張して出荷前の梱包を開けて作業した思い出がある。FM-Rは業務用に特定用途で使われる場合も多く、あのオプションカードは一体どんなお客さんが、何に使ったのだろうか。

AMDのCPUは、PCを設計していた頃には直接プロジェクトを担当することは無かった。しかし、この業界で2002年のMPF発表のAMD K8(Hammer)の性能を見て興奮しなかった人はいないだろう。当時、プロジェクト課長と今度は是非やりたいですね、と話し合ったのを覚えている。結局、他のプロジェクトでHammerのPC開発が始まり、ぜひやらせてくれと頼んでHyperTransportとクロック周りのシミュレーションをやらせてもらった。
インテルと違ってAMDはシミュレーションモデルの出来がイマイチだったり技術情報も充実していなかったが、クロックラインは初体験のACカップリングだったり、多レーンの高速差動信号を評価したりと、なかなか勉強になった。
もっとも、このプロジェクトも難産で、確か日本ではAMD K8のPC開発プロジェクトの先頭を切っていたはずだが、ずいぶん延期々々を繰り返したと思う。本書にあるようなCPUのリリース遅れが直接の要因ではなく、チップセットが当初予定されていたAMD製が遅れたのかキャンセルになってnVidia製CK8に変更になったことや、OSがWindows Media Center Editionというこれまた新しいものにTV視聴機能を持たせたりと、新しいことを盛り込みすぎた感が否めない。もっとも、K8自体が本書に取り上げられたのも、全く新しいアーキテクチャを全く新しいプロセステクノロジで作ろうとしたためであり、根っこは同じなのかもしれない。
そういう意味でいろいろと画期的だったこの装置は、2005年に今の会社に入社したとき、まだメーカーのカタログに残っていたので驚いたものだ。

この後につづく初代K10も殿堂入りしている。予想外の高い消費電力の理由について、大原さんの予想は当たらずとも遠からず...浮動小数点演算ユニットが128bitになったた...うわなにをするやめくぁwせdrftgyふじこlp;@:「」

Elanに関しては文章のそこここに著者の愛を感じる。気のせいかも知れないが。これを使った黒歴史プロジェクトが日本にもありましたね。ElanやGeodeなどの組み込み系プロセッサのエンジニアはまだ相当数会社に残っていて、皆さん素晴らしく優秀なエンジニアです。若輩者にも丁寧に教えてくれるベテランエンジニアって感じで。こういうエンジニアを大切にする文化こそ大切にしたいものです。

思い出をつらつら連ねつつ、別のCPUなりプロジェクトにまで話を広げようと思ったけど、とても長くなりそうなのでまた何か機会があれば書いてみたい。

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[ブックレビュー] パワーインテグリティのすべて

先日発売された「パワーインテグリティのすべて 電源ノイズを抑えるプリント基板設計 (IT Architects’Archive)」(翔泳社 クラシックモダン・実践エレクトロニクスシリーズ)を読んだ。

…いや、正確にはまだ読んでいる。一通り目を通した後、最初から精読しているのだが、かなり読み応えがあって読み終わるのに時間が掛かりそうなのだ。しかし、素晴らしい本なので早めに紹介したいと思い、中途半端だが感想を書くことにした。

Power Integrity Modeling and Design for Semiconductors and Systems (Prentice Hall Modern Semiconductor Design Series' Sub Series: PH Signal Integrity Library)」の翻訳。原著者のスワミナサン氏はジョージア工科大の教授で、IBMでエンジニアも経験しているインド系の方。電源分配系(PDN)の第一人者で、パワーインテグリティの世界ではIstvan Novak, Larry Smith両氏と並ぶ有名人である。
スワミナサン氏が日本語版へ寄せた序文によると、彼と日本のエンジニア・研究者とは関係が深く、本書を監訳された芝浦工大の須藤教授を始め、研究を通じて様々な交流があり、またその成果が本書にも活かされている。

本書の構成は、まず第1章でパワーインテグリティの問題の分析が一般論で議論される。続く第2章から第4章はパワープレーンのモデリングと解析手法の検討、第5章は具体的な適用例と応用、といった構成になっている。
このことからも判るように、本書はパワーインテグリティの問題でいま困っている設計者に、すぐ使えるアイディアや対策手法を提供するようなものではない。訳本のタイトルよりもむしろ原著のタイトルの方が正確に内容を反映しており、本書は基本的に、パワーインテグリティの問題を、どうモデリングし、どう解析し、設計したらよいかを論じている本である。
だから、パワーインテグリティの解析をイチからやってみたいとか、解析ツールを作りたいという向きにはぴったりの内容であるのはもちろんだが、普段市販のパワーインテグリティ解析ツールを使っていて、ツールの中で行われている計算の原理原則を知りたい人にも、これ以上の包括的で詳細な解説はないだろう。
ただ、そういったツールをただ使っているだけの人やこうすればよいという設計ルールが欲しいという人には、いささか荷が重い内容だし、探しているものはココには無い、と言っておきたい。

それでもなお、パワーインテグリティに少しでも携わっている人には、第1章だけでも読んで欲しい。
電源分配系の構成要素から始まり、実は一口に「パワーインテグリティ」と言っても複数の問題が絡み合っている点や、ターゲットインピーダンスなど解決目標の設定しかた、伝達(トランスファー)インピーダンスなど様々な周辺概念の説明など、訳本のタイトル「パワーインテグリティのすべて」はこの第1章に凝縮されていると言っても過言ではないだろう。
事実、第1章は比較的平易に書かれている。日本語版のレイアウトや多くの図版も手伝って、読みやすいと思う。

第2章以降は具体的なモデリング、同時スイッチングノイズの解析(第3章)、タイムドメイン解析(第4章)と続き、行列を使った数式もバンバン出てくるので、内容を追いかけるのがかなりハードだ。最近聞いたPhysWAREの方もインド人だったが、あちらも数式の多い説明で難解だった。さすがインドだなぁという印象を受ける。
それはともかく、きちんとタイムドメイン解析を議論しているところは、さすがデジタルシステムを手がけた元エンジニアだな、と思う。この手の議論は周波数ドメインの解析に終始してしまう場合もあり、タイムドメインの波形で評価しないがために実際の問題解決につながらないケースもある。
第5章は、2~4章に比べると読みやすく、また実例が挙がっているので面白い。ハイエンドサーバやICパッケージの事例、キャパシタ部品内蔵基板やEBG構造までトピックに挙げられている。

いくつか気になった点。難しい2~4章にはコメントできないので、第1章についてばかりになるが…、
「1.1.5 電源の過渡特性」でコンピュータシステムが広帯域である理由として、マイクロプロセッサが内部で複数のクロックで動作しているから、とされているが、本質は「デジタルだから」ということではないだろうか。すなわち、矩形に近いパルスが動作周波数の高調波成分と、動作周波数以下の末広がりの成分を有しているから、広帯域なのだという点が明確にされていない。
ターゲットインピーダンスの決め方について、式(1.16)は簡易的な求め方だと考えるべき。実際にはICの内部動作に応じた複雑なプロファイルがある。また、分母を最大電流の「50%」とするのも根拠が無い。
「電圧レギュレータモジュール(VRM)」という用語について。パワーインテグリティの議論ではなぜか良く使われる言葉だが、厳密にいうと「VRM」というのは特定の部品、すなわち電源レギュレータをモジュールにした部品、を指す。サーバなどでは使われる事例があるが、一般に広く使われるオンボード電源はモジュールではないので「VRM」とは言わない。では何というか…良い統一用語が無いので、普段も「VRM」と使ってしまうのだが…。
デカップリングキャパシタの解説(1.4.2の辺り)で出てくる「バイパスクォリティファクタ(BQF)」というのは、気になる概念だ。紹介されている論文(Novak氏による)に当たってみたいと思う。
1.5.1.2で「デカップリングキャパシタはどこに置いても構わない」と書かれているが、キャパシタの配置は重要なファクタなのでは? と疑問に思う。「キャビティ共振より低い周波数では」という前提を見落とさないように注意が必要。
1.8.3で、同時スイッチングノイズ(SSN)の原因はリターンパスの不連続が原因と書かれているが、そうなんだっけ? I/Oドライバの貫通電流は? 他の要因もあると思うけど…。
2章以降で、「行列がスパース」「スパース行列」と出てくるが、「疎行列」のこと。納得。

原著を読んでいないが、翻訳は大変良い仕事をしていると思う。何より、翻訳メンバーがこの分野に精通した現役エンジニアなので、安心して読むことができる。

本書は半分以上、EDA/CAEツール的な内容だが、同書専用ページで解析ツールが提供されており、手を動かしながら読み進むことで理解が深められるという、大きな利点がある。

最初、このようにニッチな本が日本で売れるのか心配したが、セミナーなどでのパワーインテグリティへの関心の高さと本書の内容から、要らぬ心配だと感じた。「パワーインテグリティ」などという術語が本のタイトルになるなど、思いもよらなかったので感慨深いものがある。

(2010.02.01 追記)
訳者の一人である、國頭氏が代表をつとめるデバッグ・ラボ社によるアナウンス、あと國頭さんのブログも発見したのでリンクを張っておく。
…先にコメントいただいちゃいました(笑)。

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メモリに関する最近の記事

どういうワケか、ここ2~3週間の間にメモリに関する記事を目にする機会が多かったので触れておこうと思う。

EDN Japan 9月号「データ転送だけじゃない DDR3がもたらす真のメリット」は、なぜかメモリベンダではなく、Registered DIMMなどのバッファチップのInphi社の方が書いた翻訳記事である。DDR2からDDR3で変更された点について詳しく解説されており、DDR3に関わるエンジニアの予習復習に最適なテキストだと思う。
タイトルにある「真のメリット」というのが本文を読んでもピンと来ないが、原著のタイトルは"Evolving to DDR3 Technology"とあり、DDR3で何が「進化」したか、というテーマなので、タイトルが超訳過ぎた感じ。

さて、DDR3に向けた進化は、「シグナルインテグリティ」「レジスタ(バッファ)チップの設定」「スタックによる大容量化」「省電力」というトピックで順に紹介されている。どのトピックも興味深い。

最初のシグナルインテグリティの改善は、まずアドレス/コマンドのトポロジーがフライバイになった点が挙げられる。等長分岐を前提にしたツリー型からデイジーチェーン型に変更されており、これは必ずしもSIが改善するとは限らないのだが、デバイス装荷部でのインピーダンス不整合をコントロールできればデイジーチェーンでも反射の影響を小さくでき、等長等負荷分岐にするよりも簡単という判断なのだろう。また、アドレス/コマンド信号がコントローラ→メモリという単方向(マルチドロップ)だからこそできたことで、双方向であるデータ(マルチポイント)ではこう簡単にはいかない。
ツリー型では配線遅延もほぼ揃っているが、デイジーチェーンでは確実に信号の到達時間差(スキュー)が生じる。それぞれのデバイスにアドレス/コマンドが到達する時間に合わせて、コントローラはデータを狙い撃ちするように撃ち出す(あるいは時間差で届くデータを揃えて取り込む)。これはまさにPLLと位相制御技術の賜物である。
余談だが、デバイスをデイジーチェーンにつなぎつつインピーダンス不整合を起こさない方法や、位相制御してタイミングスキューを吸収する方法は、なんとなくラムバス社が特許を押さえていそうで怖い...。

普段良く使うのがUnbuffered DIMMなのであまり意識していなかったが、DDR3ではバッファ(レジスタ)の設定が可能で、同時スイッチングノイズを回避するような動作モードが選択できるそうだ。
スタックによる大容量化は、電気設計者の立場からすると、避けて欲しいトピックだ。スタックしたメモリは負荷が大きく、通常のメモリとは異なる味付け(チューニング)が必要になる場合があるからだ。

ASCII.technologies (アスキードットテクノロジーズ) 10月号は特集で「メモリのテクノロジー」を取り上げている。こちらは「半導体記憶素子」としてのメモリ技術にフォーカスした解説記事で、基礎から歴史、最近のトピックまで網羅的な知識が得られる。全体は6部構成で、総論、DRAMの基礎と歴史、ラムバスの技術、フラッシュメモリ、次世代技術、システムのメモリアーキテクチャ、という内容になっている。
最近はシンクロナスDRAMを当然のように扱っているのですっかり忘れてしまったが、DRAMが非同期の時はどうやってタイミング設計をしてたんだっけか? と思い出させてくれて、読んでいて楽しかった。CASアサート後のData validのMin~Maxの間、リードバッファを開けておくンだっけ? それとも何かTRDYみたいな信号が帰ってくるンだっけ? すっかり忘れてます...(笑)。

ラムバスが取り上げられているのも興味深い。PCでDirectRAMBUSがうまく行かなかった経緯や、現在のXDR、さらにXDR2も解説されている。
次世代は、FeRAM、MRAMのような実用化されたもの、PRAM、ReRAMといった研究段階のものが紹介されている。言われてみれば、これらはすべて不揮発性なのだった。
DRAMはよく価格競争がチキンレースとして取り上げられ、ここでもコラムに書かれているが、個人的にはJEDECでのメーカ間の確執とか、規格標準化を巡る業界の攻防が読みたかった。

日経IT proの「知っておきたいサーバー機の基礎」では、日本hpの森田氏による「メモリーの変遷」という3回シリーズの解説記事が掲載されている。
こちらの記事もDRAMの基本的な動作や、PC・サーバ向けDRAMの特徴を解説しているが、特にサーバに使われるレジスタードDIMMやFB-DIMMに言及している点が興味深い。

内容的にはワリと初歩的なので物足りないかもしれないが、どの記事も読み応えがあって、それぞれよくまとまっていて面白かった。

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日経エレ8-24号: 忍び寄る1GHz超ノイズ

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日経エレクトロニクス 8-24号の特集は「忍び寄る1GHz超ノイズ~甘く見るべからず~」というタイトルで、EMI対策がテーマに取り上げられていた。(出たのはもう少し前だろうけど) ちょうど発行日の今日、会社の書架で見つけて読んだ。

特集は2部構成で、前半ではCISPR22第5版とCISPR32で不要輻射の規制周波数の上限が上がることによるインパクト、後半では高周波に対応したEMI対策方法についてまとめられている。

実はCISPR22の第5版改訂があったのは2005年で、それが来年2010年から欧州、日本で適用が開始される。米国FCCの1GHz超規制は既に実施中だが、それ以前、確か2000年頃からすでに1GHz超の議論はあったと記憶している。すでにCPUのクロックは1GHzに達し、プリント基板上の信号も100MHzを超えていたのだから、早晩1GHz以上のEMI規制も始まるだろうと言われていた。当時、3GHzくらいまでの実力を測ってみたことがあるが、200MHz~1GHzの規制値がそのまま1GHz超まで延長されたら厳しいという感触だった。
ただ、高周波の方はノイズ源が比較的少ないので、ピークの本数も少ない。むしろベースのレベルが盛り上がっているので、規制値に対するマージンが薄くて厳しいと感じた。

ノーマルモードについて言えば、周波数の高いシリアル伝送は信号の振幅レベルが小さく、クロックも常時クロックではなくソースシンクロナスかエンベデッドクロックなので、エネルギーの高いノイズピークは出にくいだろう。動作周波数が高いLSIの電源ノイズに起因するコモンモードノイズが、おそらく厄介になるだろうと思う。

改定規格では1GHz超の測定方法が準尖頭(QP)検波から尖頭(ピーク)検波に変わるので、これまで使われてきたクロックのスペクトラム拡散(SSC)が効果をなさないかもしれない、とコラム(『EMI対策のエース,SSCGに「待った!」』)になっている。周波数の分解能帯域幅(RBW)も広くなるのでSSCは無意味になるだろう。ただ、こちらもそもそも周波数の高い方は常時クロックではないので、例えば400MHzの3倍高調波など、問題は限定的だろう。

規制範囲が広がるのに対し、これまでの条件が代わりに緩和されるわけではないので、記事にあるように、単純に機器開発への負担は確実に増える。特に、測定に要する時間の増加はインパクトが大きいだろうと思われる。
海外に製造委託して認証取得も任せてしまうケースが増えたためか、意外に騒がれていない気がするが、委託先で認証が取れず量産にGoが出ないとか出荷が遅れるといったことは実際にある。委託先だけで解決できれば良いが、大抵こういう場合は大騒ぎになるので本社のエンジニアも駆り出されることになる。
こういったリスクが増加するのは必至で、イトケン先生がコラムに書かれているように、ノイズ規制規格というものを原点に立ち返って見直す必要もあるのではないだろうか。
もともと1GHzまでの規制も、放送・通信への障害抑止が主な目的だったはずで、1GHz超のノイズ抑制の目的は何か、一律な規制が必要か、といった議論も必要であろう。機器自身が使う無線通信や放送受信に使う周波数は「自家中毒」を避けるため自ずからEMIを抑制するだろうし、それ以外もうまく共存できるようにしないと、エレクトロニクス産業の発展を阻害しかねないのではないか。

後半の第2部では対策として、プリント基板での対策、シミュレーションやEMCルールチェッカを活用した設計のフロントローディング、エンベデッドキャパシタンス、EBG構造といった、ここでもよく取り上げるトピックが挙げられていた。

「そんなに出ないが、出ていると止めにくい」というのは現状を良く表していると思う。

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EDN5月号: 高速化が進むSPICEシミュレータ

EDN Japan5月号の特集は「高速化が進むSPICEシミュレータ」と題して、SPICEの最新動向を伝えている。
SPICEは歴史のある回路シミュレータで、80年代後半に本家であるバークレー(UCB:カリフォルニア州立大学バークレー校)による開発はSPICE3fを最後に終わっているが、同時期から商用シミュレータとしてEDAベンダ各社からバークレーSPICEを元にした、あるいは互換性のある独自のシミュレータとして発展してきた。

特に有名なのは、Synopsys社(が開発元を買収した)HSPICEだろう。もっとも古い商用SPICEのひとつであると同時に、ほとんどの半導体ベンダで使われているため、デファクトスタンダードといって良いほど普及している。そのせいか、様々なシミュレーションツールのGolden Parser的な役割にも使われ、精度の基準にもなっている。
いち早くSPICEモデルの暗号化(Encrypted Model)を取り入れたことも特徴で、半導体ベンダが「企業秘密」にしたいプロセスパラメータなどを隠匿できるようにしたことも、HSPICEが標準化するのに貢献したといえる。他社のほとんどのSPICEがHSPICEのEncrypted Modelを使うことができないため、暗号化したモデルを使ってシミュレーションするには、ユーザ側もHSPICEを持っている必要があるためだ。

Cadenceも早い時期にSPICEを商用化したベンダのひとつだ。現在、Virtuosoという製品ファミリになっているが、前の世代ではVirtuoso Spectre、元々はSpectreというのがCadence SPICEの名称だった。同社のDr. Kenneth Kundertがバークレー時代に作った由緒正しいものといえる。

Mentorは、Eldoというヨーロッパのベンダが開発したSPICE互換シミュレータを使っている。このエンジンはわりと評判が良いと聞いている。
Eldoの他に、最近買収した高速SPICEであるADiTというのもあり、こちらは精度より速度を優先するようだ。「「FastSPICEが必ずしも速いわけではない」,NECエレがバラつき解析のモンテカルロ・シミュレーションの高速化で講演」という記事(閲覧にはログインが必要)もあり、こちらも興味深い。

もともとのSPICEの出自が解析エンジンで、実行もコマンドラインだったのと同様、HSPICEもGUIを持たない解析エンジン(※)であるため応用範囲が広く、プリント基板の設計にも使えるのでなじみがあったが、他2社の商用SPICEは半導体デバイスの設計フレームワークに組み込まれていたため、プリント基板設計とは縁が無かった。実際、CadenceもMentorも自社のプリント基板設計ツールには別の解析エンジンを使っていた。MentorがHyperlynxでEldoを解析エンジンとして使えるようにしたのは最近のことだ。

※実際にはHSPICEの製品には簡単なGUIが提供されている。だが、これらはコマンドラインのパラメータをGUIで入力できるようにしたものと、波形を表示するためのGUI程度で、ネットリスト(SPICEデッキ)はテキストで作成して入力ファイルとして与えてあげる必要がある。そういう意味では、本家SPICEでもNUTMEGという簡易GUIが提供されている。

さて、本誌の記事ではこれらEDA「御三家」以外に、Magma、Berkeley、Gemini、Infinisim、Tanner EDAといったベンダのSPICE、あるいは同等のツールについても高速化のアプローチを取材している。Tanner EDAのツールはVerilog-Aの形式も取り込んでいるので異色といえる。もっとも、MentorのEldoもVerilog-AMSをサポートするので、こういう複数形式をシームレスにサポートするツールというのも確実なトレンドである。

肝心の高速化については、アルゴリズムの改良という点も当然あるだろうが、記事ではマルチスレッドへの対応に力点を置いて取材している。Synopsysには、同社ツールのマルチコア対応を進める中でHSPICEはその第一弾となる、とまで言わせている。ただ、Berkeley社のAnalog FastSPICEだけはマルチスレッド版をリリースしていないということだ。

SPICEは回路網の電流計算が中心となるから、一次元の回路を連立多項式で計算することになり、あまり並列化はできないだろうと思っていた。AC解析は各周波数ごとに解を求めるので周波数ごとに並列化はできそうだし、モンテカルロシミュレーションも並列化しやすそうだが、DC解析やトランジェント解析の並列化は難しいだろうと。
アルゴリズムについてSPICEに関する本(※)をちょっと見てみると、半導体の基礎方程式は行列式で記述されている。これならある程度の並列化はできそうだ。ただ、記事の中でEDAベンダの担当者が回答しているような著しい高速化につながるほど、細かく並列化できるかどうかは疑問である。

エンジニア向けの雑誌なので、フリーのSPICEが取り上げられないのは仕方ないかもしれないが、リニアテクノロジーのLTSPICEが取り上げられていないのは不満だ。テーマであるマルチスレッド化にも最新バージョンのLTSPICE IVで対応しているというのに。
また、PSPICEのような低価格でもメジャーな商用SPICEも対象になっていない。取材先のベンダはいずれも半導体向けEDAツールを提供しているベンダばかりで、セットメーカの技術者が使うようなSPICEは今回取材対象になっていない。翻訳記事のため、国内のEDAベンダも残念ながら出てこない。このあたりは日本での追加取材に期待したいところ。

本文がSPICE本体についての記事であるのに、3本ある囲み記事はなぜか電磁界解析ツールについて取り上げている。囲み記事の方はSPICEとの協調設計をテーマにしたいという意図が読み取れるのだが、特集のテーマとは離れてしまっていて焦点がぼやけてしまっているように感じられるのが残念。

※SPICEの動作について理解するにはオススメの本↓

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バイパスとデカップリング

今日届いた、エレクトロニクス実装学会誌5月号(Vol.12 No.3)の特集は「プリント配線板のパワーインテグリティ」と題し、昨年のサマーセミナー「プリント配線板の誤動作を防ぐ!高速時代のパワーインテグリティ」で発表された内容を詳しく解説した論文が掲載されている。
投稿論文は、まだ精読していないが、システムから基板、部品それぞれの階層から、シミュレーションだけでなく実践的なアプローチも含めて論じられており、かなり役立ちそうな内容のようだ。

イントロダクションとして、京都大学の和田先生がパワーインテグリティの基礎知識をまとめておられる。
その中で「バイパス」と「デカップリング」について論じている。いわく、「両者はしばしば混同され,あるいは区別されないことも多いが,インピーダンスの観点で考えると全く逆であるので,この両者を区別することにより,ノイズ低減設計が容易になる。」とある。

過去のエントリでも取り上げたことのある、いわゆる「パスコン」=「バイパスコンデンサ」は、英語では「Decoupling Capacitor」と表記され、同じコンデンサが「バイパス」と「デカップリング」という全く逆の概念で語られることに違和感を感じたが、高周波電流の経路で考えると両者が意味するところを理解しやすいだろう。

「バイパス」は、高周波電流、すなわちノイズ成分を電源からグラウンドに「バイパス」する、帰還経路のショートカットを提供するもの。
「デカップリング」は、ノイズ成分をノイズ源附近と外界で遮断(「デカップリング」)するもの。
いずれも、ノイズ成分となる高周波電流をノイズ源から遠くに行かないようにするのが目的となる。

和田先生の解説では、前者はコンデンサ(C)を電源-グラウンド間に並列に入れるもの、後者はインダクタ(L)を電源に直列に入れるもの、と説明していて判りやすいが、本質的には、ノイズの進行方向(直列)にインピーダンスで壁を作って進行を阻害し、低インピーダンスの帰還経路を(グラウンド方向に並列に)作ってあげる、ということに他ならない。
ノイズ成分、すなわち高周波電流の形成する電流ループは、極力小さくすることがノイズ低減には重要だ。そのため、バイパス/デカップリング素子はノイズ源であるLSIの電源ピンのできるだけ近くに置くのが望ましい。
また、電流はインピーダンスの低い方に流れやすいので、電源ピンとデカップリング素子、グラウンドの形成する電流経路は、インピーダンスを最小にするように設計するのが望ましい。
この観点で考えると、パスコンをLSIの電源ピンからのパターンで直結するべきか、ビアで電源プレーンに接続するかは議論の分かれるところだろう。

これも以前のエントリで取り上げたが、一般にはビアで電源プレーンに落とす方がベターとされ、和田先生の解説とは異なる。ビアもインダクタンスを持っているので、パターンの持つインダクタンスと比較して、ケースバイケースで判断すべきところで、一概にどちらが良いとはいえないのだろう。
LSIの電源ピンの数が限られ、直近にパスコンが置ける、太いパターンで接続できるといった好条件の場合は、パターンで接続する方が良いだろう。もっとも、電源プレーン経由でつなぐ場合も、電源ピンやパスコンのピンからパターンで引き出してビア打ちしてしまうと、パスコンの効果が無くなってしまうので、それは絶対に避けたい。
ビアは径にもよるが長さはせいぜい基板の厚さ程度なので、インダクタンスはたかが知れている。パターンも太さ次第だが長さはビアの10倍のオーダがあるので、インダクタンスもそれなりになると考えておくべきだろう。同時に、電流経路を考えてインダクタンスループが最小になるように設計するよう心がけたい。

デカップリングのためにチョークコイルやフェライトビーズのようなインダクタを電源に挿入する方法は、示された図では電源の(グラウンドに対する)インピーダンスを増やしてしまうように見えるので、この図はあまり良くないと思うのだが、実際にLSIの電源となるのはインダクタで分離された先の部分なので、この電源のインピーダンスを下げることを考えれば良い。
この方法はPLL用電源などノイズにセンシティブな電源系にはよく用いられている手法で、同じLSIでも明示的に電源ドメインを分けて、他の回路からのノイズを分離したい場合などにも使える。論文にも書かれているように、チップ-パッケージ-PCB間の共振に注意して設計する必要がある。
LSIからのノイズではなく、電源生成回路(レギュレータ)からのノイズを抑制してきれいな電源をLSIに供給したいという逆の観点でみると、インダクタの配置位置も悩むところだ。チップベンダのデザインガイドでは、LSIの電源ピン近傍を推奨している場合もあれば、レギュレータ出力直近を推奨している場合もある。一般には前者の方が望ましいのだろうが、そのインダクタを入れる意図を考えてどちらが望ましいのか判断する必要があるだろう。

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EDN1月号: 徹底研究! DC-DCコンバータのノイズ対策

EDN Japan 1月号の「徹底研究! DC-DCコンバータのノイズ対策 [実践編]」は大変ためになる記事だった。

先月掲載された[理論編]につづき、今号の[実践編]では「設計/実装における具体策」というサブタイトルの通り、具体的な設計上の注意点が示されている。[理論編]ではノイズの加害者・被害者を明確にし、回路要素の寄生成分に着目して、ノイズが発生源からどのようにして伝搬していくかを詳細に追跡している。記事を理解しながら追いかけていくのはやや大変だが、回路に存在するわずかなインダクタンスが、回路部品の寄生容量と共振してノイズを発生するメカニズムが良く判る。インダクタンスを小さくすることがノイズを小さくする近道だという強い主張である。

[実践編]ではインダクタンスループを小さくする、実装設計の考え方を紹介している。
普段、高速信号の伝送路を扱っていると、リターンパス(帰還経路)はリファレンスプレーン、すなわち内層ベタと考えてしまうが、電源回路ではそれではいけないらしい。部品を配置する表面層に、電流のリターン、つまりグラウンドをベタで設けるべきということだ。加えて、電源回路部の下部、内層もグラウンドベタとする。これは電流の帰還経路ではなく、あくまで反対側の層に対するシールドと考えるべしということである。
ある程度の周波数以上の電流は、どうしてもリファレンスプレーンとなる内層のグラウンド面に流れてしまうだろうが、電流が最小インダクタンスの経路を流れるとすれば、インダクタンスの高いビアを経由するリターンパスよりも、インダクタンスの低い表面層に最も多く流れるはず。
コイルの下の、一次側と二次側のパターンを十分に離すというのも重要だそうだ。ここが近いと互いの容量結合が大きくなり、ACノイズが通過してしまう。
電源回路を形成するパターンには大電流と相応のノイズが乗る。このため、電源コントローラICのグラウンドは表面のグラウンドパターンからではなく、内層のグラウンドベタに取るべき。
実装設計上の注意点は、まとめるとおおよそこんなところだろうか。

ビアを多用して多層に回路を配置するのは高密度実装の定石で、ついつい意識せずに詰め込んでしまいがちだが、
回路をコンパクトに収めることはインダクタンス低減に効果がある一方、ビアを使った多層化は電源をノイジーなものにしてしまうらしい。
電流経路に存在するビアや部品の寄生インダクタンスや、寄生容量といった「悪玉」を意識しながら、電流の経路を想像して設計することが、ノイズの低い設計には必要なようだ。

素晴らしいことに、これはEDNお得意の米国版からの翻訳ではなく、日本TIの財津さんによる日本発の記事である。雑誌を購読していなくてもWebで読めるので、それぞれにリンクを張っておく。

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Design Wave 8月号: ボードのクロック&リセット設計入門

ロジック設計、特にFPGAの記事が多いので滅多に買わないけれど、今月のデザインウェーブマガジンは特集が「ボードのクロック&リセット設計入門」ということだったので、買ってみた。

イントロダクションで、最近はメインロジックばかりが重要視されていて、クロックやリセット、電源は「(仕様通り)動いてアタリマエ」と考えられており、軽視されているというようなコトが書かれているが、本当だとしたら由々しき事態だ…と思うのは、やはり古い技術者だからか。
第一章では、まず、電源、クロック、リセットをオシロスコープで確認しましょう、ということだけど、コレって今はアタリマエにやってないンでしょうかね。

ムカシは、パターン検図というと色鉛筆を持って、でっかくプロットしたパターン図のクロックとリセット信号に色を付けて、ルーティングの確認をやらされたものだ。そのクセは今でも抜けず、レイアウトファイルを受け取ると、まずクロックとリセット信号をハイライトしてじっくり眺めることからチェックを始める。「ムダに長く引き回されていないか」「隣接するヤバそうな信号は無いか」「ちゃんとしたリファレンスプレーンの上を走っているか」てなトコロを重点的に見ていく。たまに、平気な顔をしてクロックとリセットが仲良く並走していたり、バタバタ揺れそうな電源回路をクロックが突っ切っていたり、ボードの端っこをリセットが走っていたりするので、油断できない。

この辺のパターン設計上の注意点を記事にしているのだろうなぁ、と予想して読んでみると、ほとんど触れられていないので驚いた。
かなり具体的な設計事例が示されているものの、実際のパターン設計の注意点というのは見当たらなかった。クロック配線については、スタブ配線と一筆書きの比較が示されている程度。

実装設計という観点での記事があったら良かったのに、と思う。それとも、クロックやリセットの配線設計は「当然こうあるべき」で、「入門」レベルですらないのだろうか。

個人的には、あまりなじみのないVCXOやTCXOの解説、業務用ゲーム基板でのEMC対策が興味深かったので良かったですが。

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[ブックレビュー] On the Edge - The Spectacular Rise and Fall of Commodore -

先日読み終わった%表題%の感想を。

コモドールというパソコンメーカは、80年代初頭の8ビットパーソナルコンピュータ(当時はまだ「マイコン」という呼称でも呼ばれていた)黎明期に、日本でもアップルII※と並んでVIC-1001が、珍しい輸入パソコンとして雑誌の広告を飾っていたのと、90年代初めの16ビットパソコン全盛期には、AMIGAというパソコンで一世を風靡したので、名前くらいは覚えている人も多いだろう。
国内ではマイナーな存在だったが、8ビット時代にリリースされたコモドール64というパソコンは、単一の機種としては世界で最も売れた機種であり、いまだにその記録は破られていない。
※リンク先がWikipediaばかりになってしまって申し訳ない。リンク先に書かれた「世界で初めて個人向けに完成品コンピュータとして大量生産・大量販売されたパーソナルコンピュータである」という記述は、本書を読めば判るが、正確ではない。

世界の趨勢がIBM-PC互換機、マイクロソフトWindows機に凌駕されていく中で、1994年に幕を閉じたこの会社のパーソナルコンピュータビジネスを、10年経って振り返ったのが本書である。

コモドール自体は電卓ビジネスの会社だったのだが、本書のストーリーはチャック・ペドルという一人の技術者が、勤めていたモトローラで6800の低コスト版である6502を設計し、スピンアウトしてMOSテクノロジという会社を設立するところから始まる※。
この6502というマイコンは、後にコモドールのライバルとなるアップルIIや、任天堂のファミリーコンピュータ(ファミコン)などにも採用された8ビットCPUの、いわば名機である。
※モトローラに訴えられることになるが、6502の前身、6800もペドルによる設計である。

その後、MOSテクノロジがモトローラとの特許係争で資金難になりコモドールに買収されることで、コモドールのパソコンビジネスが幕を開ける。最初のPET2001というディスプレイ一体型のパソコンは、ごく初期に、しかも低価格で発売されたことからヒット商品となり、その後のコモドール64の大ヒットの素地を築き上げることになる。
本書では、8ビット時代の開発ストーリーが丁寧に書かれており、日本でも有名になったAMIGAが登場するのはずっと後のことになる。最初、チャック・ペドルを中心に語られるストーリーは、彼の退社と次世代のキーとなる技術者の登場によって、その時代々々でのキーマンを軸に展開していく。
例えば、SIDというサウンドチップ、後に開発者たちはエンソニックというオーディオ半導体※の会社を立ち上げることになるのだが、これの開発ストーリーも関係者の証言を拾い集めて丁寧に描かれている。
※リンク先にある通り、現在では電子楽器メーカに転身している。半導体部門はクリエイティブテクノロジーに買収された。

驚いたことに、日本ではさほど注目されていなかったこの会社が、実は日本とは因縁めいた関係があった。
インテルのCPU開発が、日本の技術者によって始まった(4004)ように、本書でも日本人技術者の名前(ヤシ・テラクラ)が度々登場する※。実は製造を日本のメーカが請け負っていたのだそうだ。
もう一つ、社長であるジャック・トラミエルは日本市場をターゲットにしていた。ターゲットといっても、販売対象としてではなく、8ビット時代に数多くのパソコンを産み出していた日本のメーカが、世界市場に進出しないようにすること、そのために世界でのシェアを押さえるという目標を持っていたというのだ。
※テラクラ・ヤサハルと書かれた氏の消息をご存じの方は教えていただきたい。あと、コモドールジャパン、のちにアタリジャパンの社長をされた東海太郎氏も。

コモドール製品の一貫したコンセプトは、低価格。ジャック・トラミエルは電卓時代からそのポリシーを貫き、そのためライバルであるアップルのような高級路線、高価格市場への進出を指向する幹部との対立で人材を失ったりもしたのだが、低価格を維持するために半導体部門(MOSテクノロジ)を抱え込んでいたというのは、ファブレス全盛の現在から見ると実に興味深い。

トラミエルは経営方針の違いから、大株主であるアーウィン・グールドと対立してコモドールを去り、あろうことかライバルであるアタリに鞍替えするのだが、グールドは株主以上の経営者ではなく、パソコンビジネスの未来図を描けなかったことから、AMIGAという技術的に素晴らしい製品を持ちながらも、それを生かしきれないマネジメントの混乱が、最終的に会社の終焉という結果を招いた(という書き方である)。
Windowsという時代の流れに適応できなかった、と言ってしまえば簡単なのだが、いまでもアップルは生き延びている事実を考えると、マネジメントの失敗という要因も必ずしも否定できない。

個人的には、AMIGAのチップセットを設計したジェイ・マイナーは最も尊敬するエンジニアの一人だが、彼の活躍にはそれほど多く紙面を割かれてはいない。どちらかというと変人扱い?

本書より少し前に、最盛期にコモドールのマーケティングを統括していたマイク・トムチェクが、やはりコモドールの歴史を書いている。そちらは絶版になっているようだが、ネット上に全文を見つけることができたので、こちらも読んでみたい。

約十年にわたり、数えるほどの機種ではあるがパーソナルコンピュータをゼロから開発してきたエンジニア達の、苦労や成果が、本人や関係者への取材で生々しく語られており、技術者には非常に面白い読み物であると同時に、様々な成功と失敗のストーリーはビジネス書としても参考になるのではないかと思う。

既に無くなってしまった、日本ではそれほど知られていない会社の歴史を描いた本なので、邦訳が出る見込みは極めて薄いが、少なからぬ日本との因果関係も含めて、日本人にも是非読んでみていただきたい本である。

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EE Times Japan 12月号 特集記事

EE Times Japan 12月号の特集「ボードの電源系雑音 最適設計で解決」は、最近のホットトピックであるパワーインテグリティについて、良くまとめられた記事だった。

まず、取材先としてこの分野の第一人者である、Sun MicrosystemsのIstvan Novak氏や芝浦工大の須藤先生をはじめとする、錚々たるメンバーのセレクションがスゴい。プロードライザの産みの親であるNECの遠矢氏が独立して、新しい会社で新しいアイディアの部品を実用化しようとしていることはこの記事で初めて知った。

記事は二部構成で、最初の第一部では、まずパワーインテグリティが着目されている理由について概略を紹介し、その後、対策部品についてかなり詳しい説明を加え、最後に設計手法としてパワーインテグリティ解析ツールを取り上げている。第二部は寄稿というカタチでSigrityのツール、OpimizePIの解説記事という構成を取っている。

プリント板のパワーインテグリティについて、ほぼ網羅的に紹介されており、トレンドラインを捉えているのではないかと思う。

対策部品として紹介されているのは、現状のパスコン(デカップリングコンデンサ)の限界を踏まえて、Controlled ESRコンデンサ、プロードライザ、低インピーダンス損失線路素子(LILL)、コイフィル、埋め込みコンデンサと多彩だ。プロードライザに関しては、その設計しづらさからくる制約を排除した新形態の部品の計画があることも明らかにされたと記事にある。NECトーキンの方が話していたアレかなぁ。

解析ツールも、電源共振解析ツール、DEMITAS-NXの派生であるパワーインテグリティに特化したツールの計画、さらにフルウェーブ解析も取り上げられていた。

パワーインテグリティの世界は、まだまだ混沌とした感があるのは否めない。最新の情報に常に注意を払っておいた方がいいだろう。

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