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メモリデータバスにおけるダンピング抵抗の必要性

自社から設計者向けに発行しているデザインガイドを読んでいて、DDRメモリのデータバスに10Ωのダンピング抵抗(直列終端)を入れるように明記されているのに気がついた。
以前にも書いた通り、直列終端はドライバのインピーダンスと配線のインピーダンスが整合しない場合に、その差を補う意味で挿入すべきものであり、ドライバと配線のインピーダンスを整合させるのが本筋である。例えば、ドライバのインピーダンスが低いため、配線を合わせようとすると現実的な幅で実現できないような場合には、終端抵抗でマッチングを取るのは致し方ないが、とりわけデータバスのような双方向の信号では逆方向の信号が終端抵抗で反射するため、なるべくなら無い方が望ましい。
さらに、このコントローラには配線のインピーダンスを検知して、ドライババッファのインピーダンスを調整する機能がある。つまりは、ドライバは配線のインピーダンスに自ずから合うように設計されているのである。
それでもあえて10Ωという値を指定して終端を入れることを要求しているのは、最初からドライバのインピーダンスが、想定される配線のインピーダンスより10Ω低く設計されている、あるいはプロセス上実現可能な限界であった、と考えるのが妥当なのだろう。
言うまでもないが、ドライバのインピーダンスが低いということはすなわち、駆動時の電流をより多く消費することとなる。そのために同時スイッチングノイズも発生しやすくなり、必要なコンデンサも当然多くせざるを得ない。
ところで、DDRメモリのデータバスはSSTL_2というテクノロジが使われている。JEDEC JESD8-9Bという規格にこのテクノロジが規格化されているが、構成図を見るとドライバに直列の抵抗が挿入されている。これは単にソースインピーダンスを表しているのだが、よもやこの図のために、SSTL_2にはダンピング抵抗が必須であると勘違いされていないか、それが心配である。

関連スレ: [SI-LIST] SSTL-2 series termination in DDR Applications

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