【告知】 開催案内: JIEPシステム設計研究会第2回公開研究会 (11/28(火))

昨年度まで「システムJisso-CAD/CAE研究会」でしたが、今年度から名称を「システム設計研究会」と改めて活動しています。今月末に第2回公開研究会が開かれるのでご案内します。
奮ってご参加ください。

システム設計研究会 「平成29年度第2回公開研究会」開催のご案内

 社団法人エレクトロニクス実装学会
 回路・実装設計技術委員会
 システム設計研究会
 主査:除村 均(富士通アドバンストテクノロジ)
 幹事: 齋藤 純一(シイエムケイ・プロダクツ(株))

◆開催主旨

 テーマ 「2020年東京オリンピックに向けた最先端実装技術」

 1.名 称: エレクトロニクス実装学会 システム設計研究会 平成29度第2回公開研究会
 2.日 時: 平成29年11月28日(火)午後1時~5時
 3.場 所: 回路会館 地下会議室
         JR中央線西荻窪駅下車徒歩約7分
         〒167-0042 東京都杉並区西荻北3-12-2
                        TEL.03-5310-2010
         地図 → https://web.jiep.or.jp/about/access.html
 4.講 演:

   (1) 次世代映像システムの実現に向けた3次元集積化技術と画素並列信号処理イメージセンサの開発
      ○後藤 正英 (NHK放送技術研究所 新機能デバイス研究部)

   (2) 5Gモバイル時代に向けたパッケージ技術の課題と展望
      ○西尾俊彦 (株式会社SBRテクノロジー)

   (3) IOT時代の無線通信
      ○梶田 栄 (NPO法人 サーキットネットワーク 理事: 元・村田製作所)

   (4) 最先端部品に対応する低温半導体実装技術
      ○下石坂 望 (コネクテックジャパン株式会社)

  ※ 研究会後に会場で懇親会(無料)を予定しています。

 5.参加費: (テキスト代、消費税込み)
      正会員:       3,000円
      学生会員:     2,000円
      シニア会員:    2,000円
      賛助会員の社員: 3,000円
      賛助会員の社員(クーポン使用):無料(注)
      非会員:       5,000円
      会員外の学生:  2,000円

      注:クーポン券は1枚まで利用可能。申し込み時にクーポン券番号を記入しないと、利用できません。
      *参加費は当日会場受付にて徴収します。釣り銭のないようにお願いします。

 6.申込方法
    申込が受理されますと返信メールで受講票が発行されます。
      受講票をプリントアウトして当日お持ちください。
       * メールアドレス入力ミスで、返信(受付完了)メールが不達になることが頻発しています。
         入力後の再確認をお願いいたします。
       * 懇親会は無料ですが、準備の都合上、ご出欠予定を該当欄に入力してください。
      * 申し込みをキャンセルされる場合は、上記返信メールに記載のキャンセル用URLとアクセスコードにて手続きをお願いいたします。

 7.問い合わせ先
      cae_uketsuke\jiep.or.jp (メールアドレスは\を@に置き換えてください)

以上

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ソニー、ソニータイマーをIP販売へ

ソニー株式会社は1日、同社が開発し製品に組み込んでいた、いわゆる「ソニータイマー」の機能をIP化し、外部に販売すると発表した。
「ソニータイマー」とは、主として家電等電気製品が無償保証期間を超えて使用された際に発動し、製品が故障する機能のことで、保証期間中の製品品質を高めることでメーカーは無償修理で発生するコストを抑えることができる、と同社は説明している。一方、消費者の立場からは、無償修理期間を超えた途端に製品が故障し、有償修理を依頼するかあきらめて買い替えをするしかなく、メーカーは修理によって不当な利益を得たり、無用な買い替え需要を煽っているとの批判もある。
また、このように保証期間を超えた途端に故障すると感じるのは「気のせい」であるとし、「マーフィーの法則」にすぎないとして「ソニータイマー」を都市伝説であるとする意見もあり、以前はメーカーを巻き込んだ議論になったが、修理サポート対応に関するクレーマー案件の増加や、リコール問題、販売店による延長サポートなど製品保証の形態が多様化する中、次第に議論は下火となり結論が出ないままとなっていた。
このタイミングで「ソニータイマー」の存在を公式に認め、また外販するに至った経緯についてソニーは、「弊社中央研究所でのマーフィーの法則研究の成果として長年研究を重ね、また実際の製品に適用して蓄積したデータをフィードバックして確度を高めてまいりました。現時点で満足できる完成度に達したこともありますが、他社も同様の機能で追随してきている様子が見られ、弊社の資産を保護するため、知的財産であることの明確な実施例として、この度製品化することを決断しました」(同社広報)としている。
ソニーが自社製品に適用する場合の発動までの期間、すなわち「保証期間」は通常1年間で、この機能IPも標準では1年を超えた時点で発動する仕様だが、顧客要望によりカスタマイズにも応じる。なお、この機能IP自体の保証も、組み込んだ製品の出荷後、設定された保証期間まで(標準で1年間)とされており、「万一、保証期間を超えても発動しなかった場合は保証対象外」(同社広報)となる。


(念のため…嘘ニュースです)

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システムJisso-CAD/CAE研究会(2016-2)

先週、11月29日(火)にエレクトロニクス実装学会システムJisso-CAD/CAE研究会の本年度第二回となる公開研究会が開催された。
今回のテーマは「プリント基板の材料からデバイスの最新の設計ガイドラインについて」。

1. DDR4デザインのSSO解析とDDR4の各配線トポロジーにおけるPKG/IOモデルの影響 (JPCA 益子さん)
現在、会員社向けにDDR4メモリーの設計ガイドラインを作成中のJPCA(日本電子回路工業会)から、理事でプロジェクトリーダーの益子さんがプロジェクトの内容と、そこから得られた興味深い知見を発表された。
先日のIBIS Summitでの発表内容とは別に、デザインガイドの作成手順に沿った検討を複数の設計事例を使って、シミュレーションと実測で波形評価したり、デカップリングやアンチパッドの効果を検証したりしており、面白い内容だった。

2. 半導体デバイスのデザインガイド活用研究
発表させていただきました。いくつかのベンダーのデザインガイドを比較してみて、どういうところに重点を置いているのかを見たり、デザインガイドの方向性を探った内容。正直、時間が足りなくて中略せざるを得なかった。

3. 不具合基板の解決事例から学ぶ動作マージンを増やす基板設計へのアプローチ~基板設計ガイドライン(電源配線編)~
(アポロ技研 飯坂さん)
低温で動作不良になる不具合事例の解決を通して、どのような解析と対策を打ったのかかなり具体的な発表。電源ノイズに着目し、電源プレーンのインピーダンス(ASICの入力インピーダンス)が高いことが原因であると判断し、パスコンの配置を修正して対策していた。この事例も含めた、電源設計8つの指針としてガイドラインが示された。アポロさんの面白いところは、自社CADを作り設計レビューを容易にしている点。IRドロップの簡易チェックやパスコンの最適化検討ができるツールを用意している。

4. 高速伝送・高周波の為の基板製造技術 (CMK 石田さん)
基板製造の観点から、配線設計のガイドラインを導き出すという内容。もっとも多く使われているサブトラクティブ法によるパターン形成と、それに伴う設計値からのズレを示し、差動配線を例に挙げてどのようにパラメーターを決めているのか、またバラつきを小さくするために導入されている技術を紹介した。実際には、基板ベンダーとして完成品の実測結果を元に、インピーダンス等の設計目標値に対して基板厚や配線幅等の設計値をいくつにすれば良いかガイドラインを持っているとのこと。設計者はなかなか意識せずに理論値で設計するため、大変参考になった。

5. プリント基板材料の設計ガイドライン (パナソニック 斉藤さん)
基板材料メーカーから、ターゲットとなる製品の要求に合わせてそれに適した材料がある、というお話。モバイル系製品、ICT製品、車載製品それぞれが求める信頼性、高性能、高密度という要求から、どういったパラメーターを重視して選択するかを解説された。
基板材料の特性パラメーターは完成基板の仕上がりによって異なるが、設計者はカタログ値しか知らないので高精度な設計をしようとすると設計値通りにならない。この辺りがなかなか難しいところ。

以上5件の発表の後、パネルディスカッションがあった。
会場から積極的な質問があり、特に材料パラメーターが基板になった時にどのように変化したか知りたいという設計者からの声が挙がった。基板ベンダーには、材料メーカーのカタログ値では無く、完成基板での実測値を出して欲しいという要望が出た。基板ベンダーには大きな負担になるだろうが、実現して欲しいものだ。
運営側なので、こういった場で意見が出なかったらと心配したが、杞憂に終わった。むしろ時間が足りない程盛り上がってほっとした。語り足りない皆さんは、その場で開かれた交流会に残られて熱く語っておられた。

ここ数回と違い、60余名の参加者があり大いに盛り上がった研究会だったのは、運営側としても大変嬉しかった。参加者からの反応も良く、良い内容だったとご評価いただきました。
参加された皆様、ありがとうございました。次回(来年初夏予定)も引き続きこの方向で進めたいとのことなので、是非参加してください。

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Asian IBIS Summit (Tokyo) 2016

11/18に開催されたIBISサミットに出席してきた。書く余裕が無かったので、大分遅くなってしまった。

内容は資料も含めて、IBIS公式の ASIAN IBIS SUMMIT (TOKYO) 2016 にまとまっているので、ここでは感想だけ。

今回、委員会からは議長のMike LaBonte (SiSoft)とライブラリアンのAnders Ekholm (Ericsson)のお二人が出席された。委員会からの発表は、
「IBIS Chair's Report」と題する活動報告と、
「IBISCHK6 V6.1.3 and Executable Model File Checking」 ibischkツールのアップデート情報、
「Touchstone Conversion Wrapper」Touchstone 2.0のtschkによる変換の問題と解決方法
の3件があった。また、JEITAからも活動報告があった。
実は午前中、IBISセミナーがあってIBIS-AMIを詳しく解説していただいたそうだが、セミナーだからとパスしたのは失敗だった。出ておけばよかった。JEITAではこうした活動を通してIBISの普及に取り組んでいるそうだ。

ユーザー事例では、Verilog-Aをシリーズピンモデルに適用して差動バッファの動作を表現した事例が海外発表としてあった(SPISim)。IBIS-AMIモデルを作成するのはまだ敷居が高いように思えるので、Verilog-Aで表現できるなら提案された方法でも良いのかな。ただ、実際どの程度簡単に精度が得られるのかイメージできなかった。

CadenceからPower-aware IBISの精度検証が、FICTからPower-aware IBISを使ったPDNの検証が報告された。IBIS関係のユーザー事例ではPower-aware IBISの活用がホットトピックなのかな。

JPCAからはDDR4デザインガイドラインの策定に当たって設計例をシミュレーションした事例の報告があった。パッケージモデルが大事、という内容だった。発表された益子さんも提案されていたが、セグメントベースのディレイのあるモデルと、Sパラによる結合のあるモデルが両立できるようなパッケージモデルが欲しい。

KEIの前田さんからは「typだけのシミュレーションで大丈夫ですか?」という提言が、WADOWの楠さんからは「IBISに満足してますか?」という議論の提案があった。ユーザーも考え、議論し、提案していくことが必要。

仕事で来年はIBISと真面目に取り組まなければならない予感が。

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【告知】システムJisso-CAD/CAE研究会第2回公開研究会開催

告知です。

11月の公開研究会で1件発表します。是非、ご参加ください。プリント板のデザインガイドについて語り合いましょう。

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一般社団法人エレクトロニクス実装学会 システムJisso-CAD/CAE研究会
「平成28年度第2回公開研究会」開催のご案内

 回路・実装設計技術委員会
 システムJisso-CAD/CAE研究会
  主査: 除村 均(富士通アドバンストテクノロジ)
  幹事: 齋藤 純一(シイエムケイ・プロダクツ)

◆開催主旨
 テーマ「プリント基板の材料からデバイスの最新の設計ガイドラインについて」
   
1.名 称: エレクトロニクス実装学会 システムJisso-CAD/CAE研究会 平成28年度第2回公開研究会
2.日 時: 平成28年11月29日(火)午後1時30分~5時
3.場 所: 回路会館 地下会議室
  JR中央線西荻窪駅下車徒歩約7分
  〒167-0042 東京都杉並区西荻北3-12-2
  TEL.03-5310-2010
  地図 → http://www.e-jisso.jp/intro/intro07.html
4.講演: 各発表30分、質疑応答5分を予定
 (1) DDR4デザインのSSO解析とDDR4の各配線トポロジーにおけるPKG/IOモデルの影響
  ○益子 行雄 (日本電子回路工業会 理事)
 (2) 半導体デバイスのデザインガイド活用研究
  ○荒井 正史 (日本AMD)
 (3) 不具合基板の解決事例から学ぶ動作マージンを増やす基板設計へのアプローチ
   ~基板設計ガイドライン(電源配線編)~
  ○飯坂直也、平井智 (アポロ技研)
 (4) プリント基板製造設計のガイドライン
  ○      (プリント配線板メーカ)
 (5) プリント基板材料の設計ガイドライン
  ○      (基材メーカ)
5.参加費: (テキスト代、消費税込み)
 正会員:      3,000円
 学生会員:    2,000円
 シニア会員:   2,000円
 賛助会員の社員:3,000円
 賛助会員の社員(クーポン使用):無料(注)
 非会員:      5,000円
 会員外の学生:  2,000円

注:クーポンは1口1枚まで利用可能。
  申し込み時にクーポン番号を記入しないと、利用できません。
  必要事項をご記入の上、ご持参ください。

 *参加費は当日会場受付にて徴収します。
  釣り銭のないようにお願いします。
6.申込方法 申し込みはここから
  登録されますと参加票が返信されます
   ★申し込みをキャンセルされる場合はこちら
7.問い合わせ先 cae_uketsuke@jiep.or.jp
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CEATECで見たもの

今週(10/4(火)~10/7(金))幕張メッセで開催されているCEATECに行ってきた。伝送関係で興味深かったものを紹介したい。

Mid-busケーブル接続

Capture_4TE(旧タイコエレクトロニクス)のブースでお話を伺ったのが、最近、バックプレーンの伝送をプリント基板を使わずにケーブルで接続する事例が出てきたという内容。ケーブルというとどうしても、インピーダンスコントロールやスキューの管理といった電気的な設計が難しそうな印象があるが、基板は基板なりの難しさがあるのでケーブルを使うというアプローチもアリなのだそう。TEがSliverと呼んでいるソリューションはコネクターも含めて最大32Gbpsをサポートするのだとか。同軸ケーブルだとインピーダンス制御が簡単だと思うのだが、こちらのお話では通常の単線ケーブルを使っているそうだ。
同じ話をアンフェノール(FCI)でも伺った。どうもサーバー等ハイエンド機器のあるメーカーが両者に話を持って行っているような印象を受けた。こちらはツイナックスケーブルを使っているそうで、コストの関係からやはり同軸ケーブルは採用していないとのこと(安い同軸ならツイナックスより安そうなものだけれど...)。ツイナックスなのでペア内スキューは良いけれど、ペア間スキューの管理はやはり難しいとのことだった。
ケーブルはプリント基板配線に比べると比較的ロスも小さく、2次元に縛られないので構造的な自由度も高い。こうしたメリットを考えると、回路はいつまでもプリント基板に縛られている必要が無いのかもしれない。

光伝送

最初は新光商事で光HDMIケーブルを見つけた。コネクターハウジング内で光電変換しているタイプで、10mケーブルなのに持ち上げると驚くほど軽かった。この時、値段を聞いておけばよかったのだが、調べてみると同じようなケーブルが4万円程度から市販されている。HDMI端子に供給されている電源を使うので見た目も非常にスッキリしている。
Pic01_4パナソニックのブースで展示していたのが、制御機器用の光アクティブコネクター。機器内用の光ケーブルで、コネクタープラグの部分に光電変換を搭載している。双方向1chで最大6Gbps、単方向2chで最大16Gbpsをサポートする。コネクターは20ピンもあるが、信号は2ペア4ピンだけで、あとは電源・GNDだ。消費電力は300mW程度だそう。気になるお値段は、両端の基板側コネクターも含めてざっくり1万円程度とのことでまだまだお高いが、現実的な価格に近付いているといえる。
東洋電機のブース前に掲げられていたのが、開発中の光空間伝送装置。監視カメラのような形状をしているこれらの機器間を光で通信する。調べてみると、既に同社から製品化されている装置はいくつもあり、今回展示しているのは長距離大容量のタイプ。Gbps通信を距離1kmを目標に開発しているとのこと。使っているのは赤外線で、光軸を合わせるのがキモなのだとか。そのために手ぶれ補正機構を応用しているそうだ。空間なんて揺らぎとか減衰が大きそうだけど、考えてみれば1km程度なら人間でも見通せる(焦点は合わないが)のだから、光は普通に届くわけで、驚くほどのことでもないのかな。

基板からケーブルに代わっていくと基板での伝送を一生懸命考えることも無くなって、電気から光に伝送が移行すればノイズも考えなくて良くなって、ラクになりますかね?


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シンギュラリティー

トフラーの『第三の波』は情報化社会への変革を予言し、私達は正にその真っ只中にいるわけだが、では次に来る「第四の波」は何か。
トフラーは、新たに来る「波」がそれまでの社会の価値観や文明を脇に追いやるとしている。最初の農業革命は石器時代までの狩猟採集文明に取って代わり、第二の産業革命では工業化によって社会構造が大きく変わった。第三の波を経験した我々は、情報産業やサービスが儲かる、要するに価値が「モノ」から「実体の無いモノ」へと移行していく様子を目の当たりにしてきた。新たな波は古い物を上書きするわけではない、古い物も確かに必要だがそれらが価値を生み出さない...つまり儲からなくなるということ。私達の取り組んでいる「ものづくり」は、だから、儲からないけれど情報化社会を支えるのに必要な産業ということになる。
さて、次に来る「波」は向こう数十年のうちに訪れる「シンギュラリティー」であろうと唱える人達がいる。「シンギュラリティー」は「技術的特異点」という日本語が当てられ、それ自体は一般的に解釈できる言葉ではあるが、「人工知能が人間の知能を超えるポイント」という極めて特定的に説明されている。提唱者が「意識を解放すれば...」などと言ったがために、この未来予測に対して「信じる信じない」を超えて宗教がかったイメージがあったり、あるいは「人工知能が人間を支配する」との考え方からSFのように扱われがちだが、これまでの変革の例に倣えば果たして現在の情報化社会をインフラとして次に起きる価値転換は何か、と考えたとき、トフラーが予見した宇宙開発よりもより現実的に取りうる選択肢ではないだろうか。
(別解があるとすれば、バイオ技術の発展によって人類が工業的に生命を産み出すとか不老不死を実現するとかの「生命革命」があると思うけど)

現在、何度目かの人工知能ブームの背景にあるのは、インターネットによって蓄えられたビッグデータであり、情報化社会の成果物だといえる。インターネットは情報の宝石箱であるとも、またゴミ箱であるともいえるが、価値の如何はともかく、人類の集合知であることに間違いは無い。これを踏み台に次のステップとして人工知能が新たな価値を創造するのであれば、順当な変革だと言えるのではないだろうか。

シンギュラリティーの楽観論者には、人工知能の産み出す価値によって貧困は無くなり、ヒトは働かなくても生きていけるようになると考える人もいる。「貧富」は相対比較なので、貧富の差が無くなるわけではなさそうだが、少なくとも貧「困」が無くなり、仕事が無くても生活が保障される社会が到来することは良いことだし、「幸福の追求」という観点からすれば正しい方針なのだろう。

さて、そうなると「ものづくり」は人工知能がロボットを操作して勝手にしてくれる、などというSF的な世界はずっと先のこととしても、当面、設計をCADがある程度自動的にやってくれる、というのは期待してよいのではないか。
とはいえ、基板設計CADのオートルーターが、重要なところ、難しいところは人間がマニュアルで引いて、あとはオートルーターに任せる、というような使い方しかできていない現状では、まだまだ先が思いやられる。囲碁の人工知能「アルファ碁」が人間には思いつかないような奇抜な手を打ってきたと聞いたとき、かつてオートルーターに自動配置配線を任せたら予想もしなかったレイアウト結果を出してきたのを思い出して、しかし後者は全く使い物にならなかったなぁと苦笑したが。
いずれにしろ、設計に人工知能を活用するというアイディアはまだかなりの伸びしろがあるはず。全自動設計とまではいかなくても部分最適化は自動的にやるようになるだろう。発想を変えてこれまでの設計手法を見直してみると、良いアイディアが浮かんでくるのではないだろうか。

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Keysight World 2016東京(7/14)

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7月14日~15日に開催されたキーサイトの展示会・セミナーイベントに参加してきた。今年は東京駅近くのJPタワーで、昨年までのパシフィコ横浜アネックスより狭い会場だが、職場からは近くて参加しやすくなった。カンファレンス会場は複合モールKITTEの中にある。どうでも良いが、キーサイトのコーポレートイメージの赤い縦棒はKITTEが採用しているイメージとソックリで、それで選んだんですかね。

初日の午前中、最も大きな会場で開かれたセッションに登壇したのはIntelのDan Froelichで、彼はPCI-SIGのElectro-Mechanical WGのチェアマンだ。彼とは昨年のDevcon (APAC)で会ってるのだが、後で挨拶したら「久しぶり。何年か前に会ったね」とか言われた。彼のセッションは当然PCIe 4.0について。キーノートスピーチとしてはかなりテクニカルなのはいかがかと思ったが、楽しめる内容だった。PCIe 4.0は来年Rev 0.9の見込みで実際の製品は2018年以降になりそうだが、市場要求を考えると遅いかもね、などと後で雑談したように、PCIe 3.0を策定していた頃はこんな帯域幅を誰が使うんだと思っていたものの、使い方の幅が広がって、特にストレージ系に応用されるようになったら今度は帯域不足を感じるようになってきた。
後半はキーサイトのCTO Jay Alexander氏の講演でキーサイトでの製品開発を軸にした、キーノートスピーチにふさわしいものだったが、その中で紹介していた開発中の100GHz/256GSa/sオシロスコープがスゴかった。内部にレーン当たり8Gb/sのバスが320レーンも通っているそうだ。

空いた時間に展示を眺めていたら、荒井さんに「面白い製品がありますよ」と声を掛けられて紹介されたのが、クロストーク解析アプリで、Windowsベースのオシロスコープのオプションソフトウェアということだ。製品名では興味を魅かれなかったが、クロストークの乗った信号からクロストークを除去した波形を導出することができ、さらにクロストークの加害者となる信号や電源も同時観測すれば、それぞれを除去した場合の波形を導出できる、というもの。本当にそんなことができるのか、にわかには信じ難いので、ミニセミナーも受講してみた。
ミニセミナーでは、クロストークの乗った波形をアベレージで取ると、ほらクロストークの無い波形でしょ?と説明していたが、荒井さんの説明ではもう少し面倒な計算をしている模様。確かにアベレージを取れば非同期の成分は除去できるけど、それがクロストークを除去したことにはならないし、同期しているクロストークも取れない。荒井さんいわく、CDRできる波形しか対象にならないという。じゃあ、クロストーク問題の一番多いDDRメモリーとかには使えないですね。
ただ、クロストークやら電源ノイズを分離した波形を表示できるというのは、良いアイディアではないかと思う。
使ってみたいけど、このオプションが使えるオシロスコープをそもそも持ってないンだよなぁ。

実はイベントの開催に先週まで気付かなくて、聴きたいセッションが満席だったりした。ベンダーからのお知らせメールが多いのでフォルダーに振り分けているのだが、チェックしてないと見落としてしまう。同様に本日(7/15)開催されているケイデンスのCDNLive!2016は登録し損なったのだ。メールを営業に使うのは構わないけど、メーカーさんもご一考ねがいたい。

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第30回エレクトロニクス実装学会春季講演大会(3/24)

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先週、3月22日~24日の会期で開催された、エレクトロニクス実装学会春季講演大会に参加してきた。参加したのは24日(木)の1日のみ、B会場の「回路実装・電磁特性」のセッション。
講演大会全体では、プリンタブルデバイス実装、サーマルマネジメント、ヘルスケアデバイス実装、パワーエレクトロニクス実装、カーエレクトロニクスといった新分野のセッションが追加された分、伝統的な(要するに「古い」)分野のセッションは縮小傾向にある。
「回路実装・電磁特性」のセッションの中でも、無線電力伝送、ワイヤレス通信といった高周波(RF)のトピックが多く、ここで扱うSI/PI/EMCはすっかり鳴りを潜めてしまった。
発表15件の分野別の内訳は、設計技術(1)、無線電力伝送(2)、ワイヤレス通信(4)、SI/PI総論(1)、EMC(5)、PI(2)といったところ。高速伝送は、須藤先生の依頼講演(総論)を除くと0件という状況だった。

24B-1 シグナル・パワーインテグリティの過去・現在・将来 (芝浦工大 須藤先生)

その須藤先生のご発表は、10Gbpsを超えて25Gbps位の銅配線をターゲットに開発が進められている高速伝送の将来に触れつつ、歴史を振り返る内容だった。100MHz位から分布定数線路の検討をし始めたのが1960年代、IBM当たりが中心だった。CADと解析ツールの連携が出始めたのは1980年代末頃、この年代には「Signal Integrity」という言葉が使われ始めていたのだそう。その後、電磁界特性が顕著になり、より高度な設計手法が求められるようになった。「Power Integrity」いわれてまだ日が浅いが、同時スイッチングノイズの問題は古くから言われていた。この言葉自体は誰がいつ使い始めたか定かではないそう。エンゲン、スワミナサン先生あたりかと個人的には思う。Sunのノバック氏は「PDN Design」とは言ってたが「PI」は言ってなかったと思う。

24B2-2 信号線に雷サージ対策部品を実装する場合の平衡度改善手法 (三菱電機 本橋さん)

この発表と、あと岡山大学からの発表、複数の発表で出てきた「平衡度」。まだなじみのないキーワードだが、不要輻射の低減に役立つ概念だ。要はコモンモード成分の発生を抑えることが肝要なので、平衡度はScd21すなわち入力したディファレンシャル(ノーマルモード)成分がコモンモードに変換されて出力される割合を見て評価できる。
この発表内容は、構造的に発生する非対称性を付加容量(キャパシタンス)で補償するテクニックを提案していた。

24B3-4 複数クロック動作時における高調波ノイズ源識別手法の検討 (都立産業技術センター 佐野さん)

同じ周波数のクロックを複数使っていると、どのクロックに不要輻射の原因があるのか判別しなければならないケースは多々ある。個々のクロック周波数を僅かに変えて識別しようという試み。
最初、クロック源の周波数を設定などで変えてしまえば良いのでは?と単純に考えていたのだが、この研究では同じクロックドライバーのピンから出て分岐した後のクロックも想定している。分岐後のダンピング抵抗があるのが前提だが、そこに識別用のクロックを注入する。分岐先が互いに同期している場合を考慮して、原周波数+1%を一定時間注入し、位相ずれが大きくなる前に原周波数に戻す、ということを外部で行っている点が新しい(それを気にしなくて良いならば単にシグナルジェネレーターを使えば良いだけ)。

24B3-5 プリント基板からのEMI発生機構に関する遠方界および近傍磁界測定に基づく考察 (岡山大 石田さん)

遠方界のEMI測定と近傍磁界測定結果から、EMIの3大要素である、ノイズ源・伝搬経路・アンテナを特定しようという内容。基本に立ち返ったテーマではあるが、それができれば苦労はしないという位、難しい内容でもある。
さて、発表では奇数倍高調波が出ていれば信号線、偶数倍高調波が出ていれば電源からの放射だと当たり前のように結論付けていたが、実際にはそう単純ではない。信号線だけの発信でも、デューティー比が50%じゃなかったり波形が非対称だったり、クロックではない0/1の比率が1:1でない場合は偶数倍の成分も出るので厄介なのだ。

超高速伝送の話題が無かったのは何とも寂しい限り。

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ASIAN IBIS Summit 2015 in Tokyo

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11/16(月)に開催されたIBIS Summit 2015 in Tokyoに参加してきた。
最初に国際規格(ANSI/EIA)化されたIBIS V2.1から20年、JEITAが日本で最初にIBISのミーティングを開催してから10年目という節目となる今年は、組込み総合技術展(ET)と併催して100名を超える参加者があった過去数回とは違い、秋葉原のUDXカンファレンスで単独開催となった。ET併催以前にJEITAの会議室で50名そこそこの小規模で開かれた時のように戻るのかと思いきや、参加登録で約140名、実際の参加者も100名を超える例年と変わらない盛況ぶりだった。
今年は、午前中にIBIS初心者向けのチュートリアルセッション、午後はIBISのアップデートと応用事例紹介という構成だったので、午後から参加した。
主催者であるIBIS Open Forumからは議長(Chairman)のMike LaBonte、副議長のLance Wang、ライブラリアンのAnders Ekholmが出席していた。

一番最後のセッション、ソシオネクストの菅谷さんによる DDR4 SI/PI Analysis Using IBIS5.0 と題した発表が、この日一番面白かった。
同時スイッチングノイズ(SSO)の影響を反映させるにはIBIS5.0を使う必要があるが、Overclockingの問題が出てしまうという内容。高速な波形解析の際、パルス幅がIBIS内に記述されたV-t波形に比べて小さいと振幅が出ない問題をOverclocking問題という。V-t波形は入力から内部遅延を経て出力されるまでのリードタイム、電圧変化が起きる(トランジシション)部分、電圧変化が収束するセットリング部分に分けられる。リードタイムからトランジシションに至るまでの時間が入力パルス幅より長いと、シミュレーターが次の波形変化の計算のためにV-t波形の処理を打ち切ってしまうのが原因だ。IBIS5.0より前のバージョンでは、リードタイムを無視してトランジシション部分から計算を始めれば良いので問題にならないが、IBIS5.0でSSOを考慮すると、出力電圧に変化の無いリードタイム部分にも内部の電流(Composite Current)変化があるので、ここを無視することが出来ない。従って、IBIS5.0になって初めてOverclockingが問題として表面化してきたというわけだ。
では、これをどのように解決したか。結局、シミュレーター側で対処するしかなく、次の波形変化が始まっても、処理中の波形処理を打ち切ることなく、電圧・電流を内部で重畳処理するようにした。トリックでも何でもなく、ごく真っ当な対処方法だ。むしろ、OverclockingはIBISの抱える問題などではなく、ツール側での対応が不十分だったといえるだろう。

実はこのV-t波形というのがクセ者で、これの有る/無しで精度が随分違う、という発表が過去にあった。バッファのV-I特性だけでなぜ正しい波形が出ないのか不思議だが、V-t波形が無い場合に使うRampというパラメーターだけでは十分な精度を得られない。しかし、V-t波形が原因で異常な結果が出てしまう場合がある。IO MethodologyのLance Wangが発表した IBIS Simulation Case Study: Unexpected Glitch & Using C_fixture で紹介された事例は、立上りのV-t波形の立上り直前に僅かなディップがあると、シミュレーション結果波形があり得ない急峻な立上りを見せるというもの。
シミュレーターが違っても同様の異常な結果が出るようで、共通した問題であるらしい。また、タイムステップが小さい場合に起きる現象なので、設定によって回避できる問題でもある。C_fixture_power_clamp、C_fixture_gnd_clampを付与してやることでも問題は回避できるが、元々付いていないCを追加するので精度はやや落ちる。

海外からの発表では、EricssonのZilwan氏による発表、Practical DOE Application in Statistical SI Analysis Using IBIS ... も興味深いものだった。要するにDOE(実験計画法)の適用事例だが、ここでは感度解析の手法を用いていた。海外では直交表は使わないのだろうか。問題はIBISのmin、maxだが、こちらは明確な定義が無い。多くの場合、2σとか3σといった数値を取っているのだろうが、実際のところは判らないし、デバイスによってはtyp値しか提供されない。提案では分布などの統計情報も入れてほしいとあり、使う側の立場としては同意なのだが、提供側は大変だろうと思う。

大変といえば、基板設計(アートワーク)ベンダーであるIBエレクトロニクスの松本さんの発表、Board Design and IBIS Simulation in Consideration of the Delay Control では、DDR3を使う客からスキューを±10psで設計するよう要求されたそうで、大変だなぁと思った。基板上の配線長だけでは要求を満たせず、パッケージディレイも考慮する必要があったという内容なのだが、その辺は設計を依頼する側で事前に検討し情報を出して、基板屋さんには配線長として設計仕様を出すのが普通ではないのか。丸投げなのか...と同情を禁じ得ない。
そもそも10psのスキューだと量産でのバラつきを吸収できないから、普通はデバイス側でタイミング調整するものだが、デバイスベンダーからの依頼だったようなので、評価・検証基板とか特殊な用途なのだろうか。パッケージディレイも考慮に入れてしまうと、パッケージが変わった時には基板も作り直しになるので、パッケージ内でディレイを揃えておく方がスジが良いと思うのだがどうだろう。

IBISは今年9月にV6.1が正式リリースされた。主な特徴はPAM4(4値論理伝送)をサポートした点。IBISとその関連仕様は最新技術に対応できるよう進化を続けており、インターコネクト仕様の検討内容も紹介された。パッケージの記述にIBIS-ISSで定義されたspiceサブサーキットやTouchstone 2.0のSパラが使えるようにしようというものがそれだ。うまくすればモジュールの記述もこれで済まされそうなのだが、1ピンに対して複数パッドの接続をサポートしないそうなのでEBDの代替には、少なくともしばらくは、ならないようだ。

EBDについては富士通インターコネクトの切中さんによるIBIS Simulation of High-Speed Memory Interface Board Suggestions ... と題する発表でも取り上げられた。EBDの仕様は長らく放置されたままで、使いにくい点や不十分な点、例えば損失が扱えないとかの問題が一向に改善されない。提案されたように、IBIS-ISSの記述をこちらにも適用できるようにしてほしいものだ。

4時間程度の短い時間に10件ほどの発表があり、どの発表も傾聴に値するもので大変充実した内容だった。惜しいのは、質疑応答で会場からの質問や意見がほとんど出なかったこと。もう少し活発な議論ができると良いのだが。

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