JIEP講演大会 2012年 2日目

エレクトロニクス実装学会の春季講演大会 2日目(3/8)は18の講演を聴講した。ここではいくつか面白かった講演を取り上げてみたい。

[8A-06] パッチコンデンサを用いたプリント配線板における遠端クロストーク低減技術 (佐賀大 佐々木先生)
信号線間に容量を持たせることで遠端クロストーク(FEXT)レベルを下げる。線間容量はクロストークの要因のひとつなので、容量を付加してクロストークを下げるという発想は奇妙に思えるが、過去のポストで書いたようにFEXTは誘導結合と容量結合の和であって、互いに逆の位相を持つので、うまく制御してやれば相殺することができる。
容量を付加するのにチップ部品としてコンデンサを置く方法があるが、寄生成分の影響が大きい。このため銅箔テープのようなものでパッチを作ってパターン上に貼り付ける方法が提案された。
断面図を見ていると、配線パターンの上にもう一層ベタパターンが形成されてマイクロストリップ線路がストリップ線路のようになることに気付く。つまり「容量を付加する」ということは「マイクロストリップをストリップラインに見せる」ことと同等の効果をもたらし、クロストークが低減するというのもすんなり納得できた。

[8A-07] ビアレスEBG構造の小型化検討―メタマテリアル技術の応用例― (沖プリンテッドサーキット 上谷さん)
EBG構造というとビアとパッチパターンで形成されたキノコ型のいわゆる「マッシュルーム構造」が有名だが、ここでは「ビアレス」の名の通り、パッチパターンとそれらをつなぐブリッジで構成された平面周期構造が検討された。マッシュルーム型は通常配線層以外にEBG構造用の配線層が必要だったり、IVHかSVH技術が必須なので、実際に使うには敷居が高いが、シンプルな平面構造だと採用しやすいだろう。
パッチパターンとブリッジの組合せは、個人的には千鳥格子を想起させる。千鳥格子はブリッジがナナメだが、ここで扱うのは腕の部分を真直ぐにした感じ。EBG構造を小型化しないと機器への組込みは困難だが、ブリッジ部を工夫する、具体的にはインダンクタンスを持たせるためミアンダやスパイラル形状にすることで、単位セル(周期構造の1つの単位)を5mm角に収めた。
基本的には回路エリア(パーティション)間で使われることを想定してるらしいが、例えば電源層(ベタ)全体に使ったらどうなのだろうか。良いリターンパスにはならないけど配線は全てGNDにリファレンスするような層構成の場合なら使えるんじゃないだろうか。

[8A-08] 対雑音設計を目指した車載電子機器の回路基板設計とグラウンド処理 (デンソー 前野さん)
招待講演。自動車はノイズ発生源である車載電子機器(ECU)から車体全体を這う長大なワイヤハーネスがアンテナとなって、盛大にノイズをばら撒くのでEMC設計が大変である。前野さんの豊富な経験からGND面にスリットを入れるべきではない、「百害あって一利なし」ということだ。よく、アナログ回路とデジタル回路はパーティション分けして、それぞれGNDを分けろ(そして1点で接続)とされているが、分けないほうがノイズが出ないという実験結果が示された。
それでも、実際にはデジタル-アナログ混在基板ではデジタルGNDとアナログGNDは分けてくれと、大抵お願いしてくるのはアナログ屋さんのほうだ。アナログ回路がデジタル動作に悪影響するケースはほとんどなく、だいたい悪者はデジタルの方だが。
ただ、今回の内容を良く見てみると、デジタル-アナログ分割線の上を多数の信号が横切っている。せっかくGNDを分離しても他の層でブリッジしていてはノイズの回り込みを防げないし、信号品質も悪くなり、良いことはない。ここはきっちりセオリーを守って、分割線上を信号線やベタが横断しないようにすべきだろう。その上で、さらに分割線の影響について評価すべきだと思った。

[8A-09] 差動伝送路用コモンモードノイズフィルタの伝送特性評価 (三菱電機 岡さん)
コモンモードフィルタ(CMF)の特性評価に関する発表だが、興味深いのは通常のシリーズに入れるCMFの他に差動線路にパラレルにディファレンシャルモードフィルタを入れたことだ。シングルエンド伝送のフィルタは、シリーズにインダクタンス、パラレルにキャパシタンス(コンデンサ)を入れて周波数による通過特性を利用したフィルタ(一般にはローパスフィルタ)とするが、差動伝送路を伝搬する信号モードに応じた通過特性を利用したフィルタというのは、新しい試みだといえるだろう。

[8A-18] 低ESRと高ESRコンデンサの組み合わせ使用による電源インピーダンスの低減手法 (ムラタ 山長さん)
デカップリングコンデンサ同士による反共振によるインピーダンスピークを抑えるため、適切なESRを持つコンデンサを使う手法は従来も提案されてきた。「適切なESR」というのは、ESRが低いとQが高くなり急峻な反共振ピークが発生しやすくなる一方、ESRが高いとそもそも期待した低インピーダンスが得られないため、「高くもなく低くもない」”Controlled” ESRが求められる。
この発表では、同じ容量で低ESRのコンデンサと高ESRのコンデンサを併用する方法が提案された。電源のインピーダンスは低い方が支配的になるため、低周波数領域では低ESRのインピーダンスが、反共振部では高ESRのインピーダンスが見えてピークは抑えられる。ポイントは同じ容量、同じパッケージ(＝同じESL)のコンデンサを用いることで、2つのコンデンサ間に発生する反共振を(自己共振周波数が同じなので)起こさないという点だ。
適切なESRのコンデンサを選んでやれば、わざわざここまでしなくても…という気もするが、参考になった。

[8A-19] 電源供給回路共振への臨界減衰適用によるIC/LSIのEMC性能改善 (岡山大 五百旗部さん)
電源供給回路(PDN)の共振を抑制するため、ボードのPDN、チップ-パッケージのPDNそれぞれにダンピングとして、インダクタと並列な抵抗を挿入する手法の検討。過渡応答の減衰振動が起きない「臨界共振」という解を用いてパラメータを決定する。
意外に低い周波数での議論で、さらにパッケージよりボードの共振周波数の方が高かったので「おやっ」と思ったが、平行平板共振ではなく回路網共振なのでこれでよいのだそうだ。
実験で挿入したインダクタ+抵抗の寄生成分、特に寄生容量の影響が気になった。

他にもイミュニティ評価に関する発表や高速伝送用ケーブルの製法に関する発表など面白いものがあったが、長くなるのでやめておく。

朝、最初のセッションは、部品内蔵基板に関する講演を聴きにB会場に行ったが、朝早くにも関わらず会場は大盛況で、3人掛けの机に2人づつが全て埋まり、後ろに立ち見が出るほどだった。
その後、高速伝送のA会場に移動したが、B会場に比べると空席が目立ち寂しい状況だった。
高速伝送はハイエンドが40Gbps程度まで議論されているが、使われているのは一部通信関係くらい。コンピュータ系では10Gbps前後で物理層の設計技術はほぼ確立されているといっていい。このため、一般に関心が低い、高い関心を示す人が少ないのかもしれない。
だが、例え技術の基礎が確立されていると入っても、実際に設計に掛かると現実的な困難が立ちはだかるのは間違いない。このような機会に情報交換したいという人が少なくなってきたのは、設計そのものが日本から減少して来ている証左なのだろうか。

3日目の電磁特性関係はRF/アンテナ技術が中心なので参加しなかった。次回(来年)は東北大学で開催されるそうだ。

JIEP講演大会 2012年 1日目

3/7より3日間、エレクトロニクス実装学会の春季講演大会が開催されている。会場は中央大学理工学部、東京ドームの裏側(小石川側)に位置する。

初日の今日はA会場・高速伝送実装の6つの講演を聴講した。

[7A-01] リジッド基板とフレキシブル基板の接続構造 (三菱電機 山岸さん)
前回の発表でリジッド基板とフレキシブル基板の接続構造を検討した際、40GHz付近で発生したディップの原因がリジッド側のGND構造とフレキ側のGND面の共振であると推定された。今回の発表はその対策を入れた最適化と、製造段階で発生しうる工作精度のバラツキによる影響を検討した結果だった。
共振の抑制はシンプルに、フレキのGND面の角をテーパー状にすることで効果が見られた。
実装位置ずれによる特性の劣化は、特に容量結合が発生する向きで顕著に見られた。本来対称であるはずの位置ズレの影響が異なって見られたのは興味深い。

[7A-02] 高速インターフェイス搭載半導体パッケージにおける実測と電磁界解析シミュレーションの比較検討 (富士通研究所 岩井さん)
富士通研究所と富士通セミコンダクターによる共同研究。半導体パッケージのシミュレーションを3D電磁界解析で行うか、2.5D解析とするかを精度面から検討した内容。ワイヤボンディング(WB)パッケージではWB部で発生する誤差が大きいので、この部分だけ3D解析とし、その他を2.5Dで解くことで、精度と解析時間の両立が図れる。また、層間が大きいと2.5Dの誤差が大きいことも示された。
WB部の周辺のどの辺りまでを3Dの解析空間とするかが問題であろうと指摘された。あらかじめ答えが判っていれば適切なモデリングができるだろうという事例だ。
2.5Dの場合、WB部はどのようにモデリングしたのだろうか。興味がある。

[7A-03] 高速信号の伝送線路シミュレーションにおけるパッケージ内部配線の影響 (イビテック 王さん)
プリント基板上で配線の物理長を揃えてもスキューが揃わない。逆に波形を見てタイミングを揃えながら配線してみると、配線長が設計制約条件を超えてばらつく。パッケージ配線長を加味すると全体の配線長が揃った、という内容。
ピコ秒オーダーのタイミング制約ではパッケージ内遅延を考慮する必要がある。実際には、パッケージ内の伝搬速度が異なるので、物理長というより遅延時間が重要となる。デバイスベンダーが気軽にパッケージモデルを開示できるようになればいいのだが。
波形の立ち上がりの差やクロストークによる伝搬速度の変化によって、総配線長が同じでもタイミングが変化する点も、さらに検討するといいだろうと思う。

[7A-04] 高速ディジタル伝送信号の波形整形技術 (筑波大 安永先生)
招待講演。大変興味深い内容だった。DirectRAMBUSでは信号線の特性インピーダンス(28Ω)を均一にするため、デバイスピン近傍では負荷容量によるインピーダンス低下をキャンセルするように配線を細らせインダクタンスを上げる手法が取られた。高速伝送ではもはやこの方法自体に効果は無いが、本研究では積極的にインピーダンス不整合を発生させ、故意に起こした反射を利用して、レシーバ部での波形をきれいな波形にしようというもの。
実際にこれを応用して、通常、プリエンファシスやイコライザで得られるアイ開口を配線だけで実現した事例も紹介された。
設計手法としては確率論的に解の探索が行われる、いわゆる「遺伝的アルゴリズム」が用いられ、こちらも興味深い内容となっている。ただ、これって感度解析とかタグチメソッドみたいな方法でパラメータ収束させることはできないのだろうか。
この方法ではタイムドメインの波形で評価しているが、周波数ドメインではアンテナやフィルタなどのRF設計で行われているチューニング(Tone Tuner)に似ているのかもしれない、と思った。
実用化したら大きなブレークスルーになるのではないだろうか。

[7A-05] 次世代超高速Long Reach伝送検討について (富士通アドバンストテクノロジ 須和田さん)
26Gbpsのバックプレーン検討。低損失基板材料、銅箔の平滑化、コネクタの改善、基板のガラス繊維を考慮した配線で、ほぼ26Gbpsの実用化は可能であろうという結論だが、目標とする特性にはコネクタのさらなる改善が必要という指摘もされていた。
「ICR特性」という聞き慣れない用語が出てきた。Insertion-loss to Crosstalk Ratio だそうで、コネクタで発生するクロストークが大きな劣化要因だそうだ。

[7A-06] 基板配線のインピーダンスを合わせ込む設計手法 (KEI Systems 前田さん)
特性インピーダンスの設計値と実際の基板の完成値では、さまざまな要因によって(ばらつきではなく)ずれが発生する。基板メーカーもある程度レシピを持っていて、合わせ込みもするが、クーポンを使って配線の特性インピーダンスを合わせ込むと、それ以外の構造、例えばビアやパッドは設計時の想定とは食い違うことになる。
高速高周波の世界では、それすらも問題になりかねない。本発表では、基板ベンダーとの間で特性値をやり取りして調整する必要性を訴えていた。早い段階でそういった値の見積りが出せるベンダーが良いだろう。

午後は、スーパーコンピューター「京」の開発について理研の渡辺さん、有機EL照明について城戸先生の特別講演があった。
渡辺さんは昔NECでスパコンSXの開発に携わったそうで、面白い境遇だなと思った。講演自体はスパコンの背景と紹介のようになってしまって、「京」そのものの実装技術はあまり触れられなかったのが残念。ちょうどIEEE MicroでTofuインターコネクトの論文を見つけたところだったこともあり期待したのだけれど...。
城戸先生の講演は、意外に面白かった。有機ELって名前を聴くわりになかなか身近にならないのだけれど、いろいろ難しい部分がある半面、着実に進んでいるのだなと。もともと安く手軽にできる「はず」のものらしいので、はやく身近になってくれればと思う。

今回の講演大会はおよそ600人超の参加が見込まれるそう。明日2日目は丸一日セッション、長丁場となる。

『ホール & ヘック 高速デジタル回路設計 アドバンスト・シグナルインテグリティ』

筆者が翻訳のお手伝いをした本が出版されたので、紹介したい。

「ホール & ヘック 高速デジタル回路設計　アドバンスト・シグナルインテグリティ」

芝浦工大の須藤先生が監訳された、原著はIntelのStephen HallとHoward Heckによる　Advanced Signal Integrity for High-Speed Digital Designs.
Stephen Hallの前著、High-Speed Digital System Design: A Handbook of Interconnect Theory and Design Practicesは個人的に大好きな本で、この分野で有名な”Black magic"の本より良い本だと思っている(ハワードジョンソン先生には悪いけど)。非常に現場寄り、実践的な内容で設計の参考書になる本だった。ただ、2000年の発行ということもあり、近年のGbpsクラスの高速シリアル伝送の設計技術としては、いささか旧い感は否めない。
続編に相当するであろう本書は、そういった最新のトピックを盛り込んだ改訂版が期待される。確かに最新の設計に使われる手法も解説されており、ボリュームも倍増している。ただ、多くをそのための基礎からの導出に割いており、教科書的になった感は否めない。それ故、本書に前著のような直裁的な実用性を求める向きには、少々期待外れかもしれない。逆に言うと、基礎からきちんと系統立てた理論を身に付けたいのであれば、本書は最適である。また、最新の設計手法は応用的な側面が多く、ちゃんとした理解が前提に無いと付け焼刃的な対応以上のことはできないのかもしれない。

…などとエラソーに書いているが、要するに「少々、いやかなり小難しい本であるが、勉強だと思って読んでください」ということである。

さて、翻訳の方は他にも多くの、いずれも第一線で活躍されている皆さんが担当されており、お話をいただいたときにはほとんど割り当てが決まっていたようで、数式の多いめんどくさそうなところしか残っていなかった。実際、こうした翻訳作業は初めてで不馴れなので苦労はあったが、数式が多いということは訳す部分が少ないわけで、思ったより大変ではなかった。むしろ長い文章で書かれている解説が、英語なら理解できるのに日本語にすると上手く表現できていないというケースが多くて、久しぶりに「産みの苦しみ」を味わうことになった。
大変、貴重な経験をさせていただきました。これがエンジニアの皆さんの役に立てればこの上ない喜びです。

Rambusデザインセミナーin東京2011

12月1日(木)に開催されたRambus Design Seminar in Tokyo 2011に参加。この週は、月曜日のJIEP公開研究会に始まり、火・水はメンター主催のTech Design Forum、そして木曜日にこのセミナーと全部出ていたらとても仕事にならないので、火水木はつまみ食い的に参加した。このRambusのセミナーも午後2コマ目からの聴講となった。

DDR2/DDR3マルチモードPHYの低コストシステム設計および評価 (ラムバス 佐野さん)
よもやRambusのセミナーで協調設計の話題を聴くことになるとは思わなかったが、前半のメソドロジのお話は面白かった。主要なアプリケーションがデジタル家電にシフトしているのか、ワイヤボンド実装を前提にした低コストシステムをどう設計するかという内容で、PHY設計→SI/PI解析→PKG設計→PCB設計(→PHY設計)という協調設計の各フェーズを各々解説された。SI/PI解析の部分では、同社お得意のタイミングの"budgeting"(予算配分)からのアプローチが説明され、シミュレーションではISIのみ、ISIとクロストーク、さらにSSOを加えてという3段階でノイズを見積もることで、各々の寄与分を明らかにするということだ。具体的なチャネル構成も紹介された。同社独自のXDRではなく一般的なDDRメモリチャネルでの手法なので、いろいろ参考にできるのではないだろうか。

Gbpsシステムにおける電源ノイズ誘起ジッタの予測と実測 (ラムバス 佐野さん)
ジッタのうち電源ノイズに原因があるものを同社ではPSIJ(Power Supply Induced Jitter)「電源ノイズ誘起ジッタ」と呼んでいるそうだ。従来のジッタ解析手法では、実際のノイズとは異なるスペクトラムを持つ波形でジッタ量を予測しようとしたり、統計的な評価で電源ノイズへの依存性が不明なままだったりといった難点があった。ここで紹介された手法では、ジッタスペクトラムから電源ノイズによる影響を定量化しようとしている。
まず、電源ノイズの定量化を行う。ここはいわゆるPI解析と同じ手法で、電源インピーダンスと電流プロファイルから電源ノイズのスペクトラムを求める。ジッタの量は、電源ノイズ量とデバイスのジッタ感度の積で表わされる。J＝S×V。
ではジッタ感度はどのように求めるのか。説明ではS＝J/Vとあったが、求めたいのがジッタ量(J)なのでこれでは本末転倒。おそらく何かしらジッタ感度(S)をシステマチックに求める方法があるのだろうが、説明が無かったのが残念。
あと、会場からの質問に対して、ジッタはコア(PHY)電源のノイズでは発生するが、I/O電源のノイズでは発生しないと答えられていたが、質問された方と同様、実際の感覚とは異なるという印象を受けた。おそらく、電源ノイズによるタイミング方向の揺れだけが念頭にあって、I/Oで発生しうる電圧方向の揺れを想定されていないのではないかと。当然、電圧方向に波形が揺れればサンプリング点でのタイミングも揺れるわけで、これもジッタとなる。これはPSIJに含まないのだとしたら、PSIJの定義をもう少し明確にすべきだろう。

3次元実装パッケージにおけるオンチップ測定を用いた評価手法 (ラムバス 星野さん)
PoP、SiP、TSVなど3次元実装されたパッケージではプロービングが極めて困難になるが、RambusのIPにはオンチップ測定の機能があるので、それらを紹介するセッション。タイミングやスレッショルド(Vref)を変化させることができるので、それを使ってshmooやBERプロットを取ることができる。面白いのはビットパターンからステップ応答波形を取ることができる点で、これによって周波数応答スペクトラムやアイダイヤグラムを生成できる。
電源ノイズの評価用に、ノイズ生成マクロとノイズ測定マクロを持っている点も面白い。

会場はホテルの大きなボールルームで、参加者は200名にちょっと足りないくらいいたと思うが、どういう客層だったのだろう。コンシューマエレクトロニクスが強いのだろうか。

システムJisso-CAD/CAE公開研究会(2011年度第2回)

11月28日に開催された、JIEP システムJisso-CAD/CAE研究会の第二回公開研究会。会場は西荻窪の回路会館、出席者は総勢50名程度と少なめだったが、週の始まり月曜日の開催にしては意外に集まっていただけたのではないだろうか。
「ノイズ/インテグリティ ～ノイズに負けない設計/シミュレーション技術」というテーマで、各30分ほどのご講演を4本していただいた。

1. デジタルプロダクツ開発におけるシミュレーション活用事例 (東芝 岡野さん)
今年のサマーセミナーで「パワーインテグリティのチップ・パッケージ・ボード相互設計手法」というタイトルで講演された内容のうち、設計フローにシミュレーションを取り込み運用されている事例を抜粋してご講演いただいた。
いわば「成功事例」なのだが、成功に至るまでの平坦ではない過程を窺い知ることができる内容だった。
CADの導入初期段階ではデータビューワなどを駆使して、とにかくデータが見られること(可視化)に注力されたとのこと。結果の精度やシミュレーションの妥当性より「見える」ことが重要だったそうだ。そこまで地ならしをしてようやく解析(CAE)を設計に導入することができた。
もうひとつの成功要因は、設計の「入力」「出力」「手段」「ノイズ」からなる方法論をキチッと定義し、それに沿った手法の構築を実践していることだろう。ノイズ＝制約因子を有効な入力＝制御因子にいかに転換させるかが腐心するところだそうだ。たとえば、理解の無い上司を協力的なスポンサーに変える努力というのも、これに含まれるのだとか。
開発期間の短いパソコンの設計フローにうまくシミュレーションを取り込んでいるが、そのために例えばDOEといった手法を積極的に取り入れて、シミュレーションの工数が発散しないようにしている点にも感心する。まさに自分がそうだったのだが、シミュレーションを始めると精度をとことん追求してみたり、結果の完全性を求めてあらゆるパラメータを入れてみたりとキリが無くなり、ややもすると「シミュレーションマニア」になってしまいがちだ。「そうならないようにコントロールしている」のだと岡野さんがオフラインで話してくれたのが印象的だった。

2. 簡易モデルにより電源変動を考慮した複数基板のEMI解析 (パナソニック 飛永さん)
EMIシミュレーションで使われるデバイスモデルの検討。手法としては、FDTDと回路解析(SPICE)を組み合せているそうだ。ちなみにFDTDは富士通のPoyntingとのこと。
目標としてはまず、EMIのピーク特性が合致するレベルを狙っている。最も単純なモデルであるI/Oバッファのみ信号線だけのモデルでは実測と結果が一致しない、というのは過去にも多く発表されている通り。コア回路の電源変動を考慮したCPMのようなモデルにすると、比較的良い結果が得られるというのも、いくつも先行事例が挙げられている。
本検討では、コア回路だけでなくI/O回路の電源変動も考慮したモデルを構築している点が新しい。加えて、メモリのREAD/WRITE動作を想定した双方向の信号および電源電流もモデル化している。矩形波の信号を入れると信号周期の奇数倍のスペクトルが現れるが、ここに電源変動を加えると偶数倍のスペクトルも発生するようになるという。偶数倍波の要因はデューティー比のアンバランスによるものかと思っていたが、電源変動でも起こるのか。
IBISを使って電源変動モデルを構成しているところが目新しい、が、なぜI/Oバッファモデルで電源変動を記述できるのか、いまひとつ原理的な部分が良く分からなかった。あと、パラメータもEMIピークレベルの実測結果に合うように調整しているそうで、恣意的に決めているところは理論的な裏付けが必要だと感じた。

3. LSI動作起因ノイズ低減のための設計・シミュレーション技術 (アイカ工業 田中さん)
チップへの電源供給網を、入力インピーダンス(Z11)、トランスファーインピーダンス(Z21)、IRドロップという3つのパラメータで捉え、それぞれの値を低減する方法と実設計への適用事例が紹介された。
一般に「電源インピーダンス」といったときは入力インピーダンス(Z11)を対象にしている場合がほとんどで、解析方法も測定方法についてもポピュラーなものになっている。もちろん、解析方法についてはモデル化の手法などでまだ議論はあるにしろ、実用的に捉えられるパラメータであるといえる。
一方、トランスファーインピーダンス(Z21)の方は、過去にもPIの話題でちょくちょく出てくるタームだが、実際のところ評価方法が確立していないように思われる。本発表では事例としてZ21の解析結果とノイズの実測結果が示されたが、Z21そのものを実測する手法や、どの程度まで下げればよいかという指標(Z11でいうところのターゲットインピーダンス)を教えていただきたかった。Z21はノイズ源での電流に対する観測点(被害者)の電圧という定義なので、そう簡単にはいかないだろう。
ちなみに「トランスファーインピーダンス」はディメンションが「Ω=I/V」なだけで、物性としては「インピーダンス」では無いので誤解しないようにしたい。調べてみると、もともと遮蔽(シールド)の特性として使われていた用語のようだ。

4. パワーインテグリティの最適化 (トッパンNEC 金子さん)
前の発表にあった「入力インピーダンス(Z11)」すなわち電源インピーダンスの低減について、2番目の発表にもあったチップ電源モデル(CPM)を使って検討した内容。現時点で確立されているもっとも標準的で確度も高いPIシミュレーションの手法を詳しく、判り易く解説されている。
すでにいくつも解析ツールは販売されているので、実際に運用するに当たって困るのは、「ターゲットインピーダンスをいくらに設定するか」と「デバイスモデルをどうするか」の2点が大きなところだろう。
ターゲットインピーダンスに関して、従来通りのデータシートから求める方法(許容リップル電圧/最大消費電流)だと厳しすぎるのだが、本発表ではチップ電源等価回路の電流波形を用いて推定する方法が提案された。すなわち、CPMの電源-GND間電流波形から周波数スペクトラムを求め、許容リップル電圧との関係からターゲットインピーダンスを求める。実はこれでもなお悲観的(厳し)過ぎるので、スイッチング率を考慮して電流を抑え目に調整している。この部分は恣意的なところがあってすっきりしないのだが、実際にはこういう「さじ加減」は必要なのだろう。
デバイスモデルについてはCPMを使っている。最近はポピュラーになってきたが、デバイスベンダーは提供してくれるようになったのだろうか。

今回、冒頭で今後のこの研究会の進め方として、セミナー形式から参加型(ワークショップ形式)に変えていくという発表があった。このブログでも取り上げているが、他の学会や研究会、ベンダー主催のセミナーなどで似たような講演者が似たようなテーマで発表していることが多い。各セミナーとも集客を考えると、盛り上がっているトピックでその分野で名の通った研究者・技術者を集めてくることになるので、そうなってしまうのは仕方ないのかもしれない。だから、この研究会くらいは違うアプローチでもいいかも知れない。
具体的なテーマはこれから決めるが、おそらくSI/PI/EMCの課題に対して、各参加者のスキルを持ち寄って解決していく形のワークショップになる。頻繁に集まるのは難しいので、オンラインで議論したりアイディアを出して、たまに集まって手を動かすような形にできればと思っている。
当ブログの熱心な読者なら必ず得られるものがあると思うので、興味のある方はメールください。

EDSFair×ET2011×アジアIBISサミット2011 (2)

11/18(金)午後に開催されたAsian IBIS Summitに出席。

日本での開催は今回で6回目となる。横浜での開催は初めて。会場となったパシフィコ横浜の会議センター内の会場は広く、ET2011とEDSFairとの併催ということもあって、160名を超える出席者と過去最大規模(開催者発表)だった。

IBIS Committeeからの参加は、前チェアマンのBob Ross (Teraspeed)と現ライブラリアンのAnders Ekholm （Ericsson)。あとスピーカーとしてSimberianのYuriy Shlepnevを加えた3名が海外からの参加者だったため、ほとんどのセッションが日本語で行われた。過去のIBISサミットは基本的に英語で行われていたので、例年とは毛色の違うミーティングとなった。なお、プレゼンテーションはIBISウェブサイトからダウンロードできる。

1. IBIS Update and Parsers (Bob Ross, Teraspeed)
開催の挨拶の後、BobからIBIS Committeeの活動内容報告があった。Spiceサブサーキット記述を取り込むIBIS-ISSを規定して10月に発行したほか、IBIS 5.1の策定が大詰め、品質委員会でIBIS-AMIの内容を追加した品質仕様の改訂を行っている。
将来的には、IBIS 5.2(または6.0)の検討、Touchstone 2.1の検討といった作業を予定しているとのこと。
Parser(チェックツール)のメンテナンスも重要な仕事で、IBIS 5.0までをチェックするibischk5のアップデート状況や、Touchstone 2.0をチェックするtschk2の内容が解説された。tschk2はTouchstone 1と2の相互変換や、Y, Z, G, Hパラメータの正規化・非正規化もできるようだ。

2. Quality of S-paramete models (Yuriy Shlepnev, Simberian)
主にチャネル構成要素をSパラメータで表す、いわゆるSパラモデルが持つ問題と、見分け方、モデルとしての品質をどう評価するかといったトピック。
問題としては、可逆性(対称性)、受動性、因果性が守られていないというのが典型的なケースである。これらが発生する要因は、現実問題として測定(解析)周波数帯域が有限である点、測定(解析)値が連続でない点、測定ノイズや人為的ミスも考えられる。有限で不連続な測定点はたいてい外挿や内挿によって補完されるが、その方法が常に適切だとは限らない。ノイズ除去の方法についても同様。では、できあがったSパラモデルの正確さをどのように推定して、品質を評価するかというのがこの発表の趣旨である。
このセッションでは数学も使ってかなりシステマチックに推定・評価する手法が提案された。また、SimberianのツールではSパラメータの品質レベルを評価し、可能であれば妥当なものに修正する機能を提供しているそうだ。
数式をふんだんに使った資料は、シグナル工房の野田さんが和訳も作ってくれたので大変わかりやすくてよかったと思う。興味のある方は問い合わせされるといいだろう。

3. IBIS Model as de-facto standard (WADOW 楠さん)
同じIBISモデルを使って、異なるシミュレーションツールで同じ結果が得られるだろうか。
この素朴な疑問を実際に試して比較した結果を紹介された。6つのシミュレータを使って得られた驚くべき結果は、差動信号のクロスポイントがツール間でばらつき、振幅1V程度のところ最大で150mV以上も違ったことだ。
「だからIBISは信用できない」ということにはならない。各シミュレータでIBISモデルの解釈が異なると理解するのが、まずは妥当だ。
他にも、テストフィクスチャの伝送路や終端をどう扱うか、反射はどうか、線路結合はどうか。加えて、クロスポイントのレベルはタイミングにも影響することを考えると、ばらつく要因を切り分けて明らかにする必要があるだろう。
驚いたことに、同じモデル、同じシミュレータでも、シミュレーション担当者によって異なる結果を出してくる場合があるということ。これを「ありえない」とみるか「ツールを使ってもノウハウの活きる可能性はある」とみるか。

4. DDR3 SI/PI Analysis Using IBIS5.0 (富士通セミコンダクター 大谷さん)
IBIS5.0で導入された、同時スイッチングノイズ解析用パラメータであるComposite CurrentとISSO PU/PDを使って、実際に同時スイッチングノイズを考慮したシミュレーションを行い、IBIS5.0の実力を評価した報告。
トランジスタモデル(spice)の精度に近づけるには、まず電源-GND間の内部寄生RCを入れないと波形が合わないということ、またタイミングを合わせるにはノイズの影響をI/Oバッファだけでなく前段の回路で発生するディレイも入れる必要があることが指摘された。
内部の寄生RCはspiceモデルから抽出できそうだ。ノイズによって発生する回路ディレイはうまく定式化かデータ化(テーブル化)してあげないと、IBISに取り込むのは難しそうな気がした。

5. IBIS AMI Seen from User's Viewpoint (KEI systems 前田さん)
IBISは内容がテキストで記述されているのでユーザは簡単に読むことができ、また一種の数値データなのでExcelでグラフ化したり、専用に波形を表示するツールもリリースされている(しかも無料で)。
しかし、IBIS-AMIは、そのご本尊がdllとかsoといったライブラリでバイナリ形式で提供されるため、ユーザからすると完全にブラックボックスである。前田さんの発表と同様、私も個人的に、ここに気持ち悪さを感じてきた。ユーザの立場では、提供されたAMIモデルをベンダーを信じて使うしかない。問題なくシミュレーションできて結果も妥当であればいいのだが、ほとんどの場合、使っているとトラブルは発生しうる。
例えば、ベンダーが検証しているシミュレーションツールとユーザが使うツールが違う場合、提供されたAMIが動く保証は無い。ちょっとした修正で互換性の問題は解消するかもしれないが、それもベンダー任せになってしまう。
ユーザとしては、EDAベンダーにAMIモデルの素性を分かりやすく表示してくれるツールを要望したいし、モデルベンダーにはモデルに関するドキュメント、特徴や使用上の注意を示したもの、と、さらに品質を保証するようなものが欲しいと考えるのは当然である。

6. Analyzing Crosstalk's Impact on BER Performance: Methods and Solutions (メンター 石川さん)
AMIモデルを使ったクロストーク解析の実際の手法について解説。シミュレータはアイダイヤグラムの生成を、従来通り多ビットのスティミュラスをチャネルモデルに流してシミュレーションする方法と、インパルス応答から統計的な処理で生成する方法を使うのが、最近のトレンドである。また、クロストークの解析は、ビット変化を同期させて行う方法と非同期を行う方法がある。クロストーク量を前者では少なめに、後者では多めに算出してしまう傾向がある。
発表の内容自体は正直言ってよく判らなかった。要点がつかめない、というのが正確なところか。要するに、高速シリアルリンクの解析にはIBIS-AMIを使うのがベストで、メンターのツールでも扱えますよ、と言いたいのか。

7. Supporting External circuits as Spice or S-parameters in conjunction with I-V/V-T tables (ケイデンス 益子さん)
オンダイターミネーション(ODT)の周波数依存特性を表現するため、またダイの再分配層(RDL)の周波数特性を記述するため、ダイからパッケージの間のIBIS記述を拡張させたい、というBIRD144およびBIRD145の解説。
従来のバッファモデル記述とAMI、新たに提案された回路記述またはSパラ記述を任意に組み合わせて使うことを想定している。
現状では[External Circuit]キーワードで外部回路記述やSパラ記述もサポートされているが、それぞれラッパーをかましてやらなくてはならなかったり制限があって使いにくい。そうした部分を無くしてモデルのフレキシビリティーを上げようというのがこの提案の趣旨のようだ。

8. Model Connectivity in PDN Analysis for 3D-SiP (ATEサービス 本田さん)
マルチチップ積層の電源(PI)解析について。シリコンインターポーザーに複数ダイを並べる(いわゆる2.5D)と、ダイを積み上げる3Dスタッキングでは後者の方が電源的には厳しい。さらにワイヤボンドよりTSVで供給するとなるとさらに厳しい。こういった点を解析するにあたって、チップ間の接続を表現する方法が標準化していないので、扱いが面倒。Sigrityが提唱する接続プロトコル、MCPはIBIS規格の中では批准されなかったが、半導体の規格の中で標準化を働きかけているそうだ。

会場が広く参加者が多かったためか、最初のうちは会場からの質問もあまり出ず心配したが、中盤から活発な質問や意見が出されてなかなか活気のあるミーティングになって良かった。イベント併設の開催だったため、出席者もユーザーが多かったと思うが、今回は講演内容もユーザー視点のものが多かったので高い関心が得られたのではないだろうか。
これまでJEITAの会議室で小ぢんまりと開催されていた会議が大規模になって参加者層も変わり、EDAベンダーや一部の先行したモデルベンダーとユーザーが主導してIBISとシミュレーションの先端の議論から、より実地に広く使われていく内容に変わるフェーズの変化は、IBISの普及と業界の活性化という観点から良いことと捉えるべきなのだろうと感じた。
毎年、このようなすばらしいイベントを運営されているJEITA EDA WGの皆様のご尽力に感謝したい。

さて、

サミット終了後、近くに場所を変えてプリント基板などの業界関係者+αで開かれたパーティー(第8回クロストークス)に参加した。サミットからBobさん、Andersさん、Yuriyさんも来られた。Andersさんはスウェーデンから来られたのだが、中国語が堪能でビックリした。難しい講演をされたYuriyさんも大変気さくな方で楽しくお話できた。毎年IBISサミットでお会いするBobさんは、今回のアジアツアーで風邪を引かれたそうでノドが辛そうだった。この後、台湾もあるそうなので、どうかご自愛いただきたい。

[2011.11.26 追記] IBISサイトに資料がアップロードされたので加筆。

EDSFair×ET2011×アジアIBISサミット2011 (1)

11/18(金)、パシフィコ横浜で開催されたEDSFair、Embedded Technology 2011とAsian IBIS Summitに参加。

例年1月末～2月初ころ開かれていたEDSFairだが、年々規模が縮小しており、今年の(正確には来年開催されるはずだった)EDSFairは、組み込みの展示会ET2011と併催されることになった。ARMやAndroidで活気付いているエンベデッドの展示会と共同開催して生き残りを図るのは良いアイディアだと思う。
それでも展示会全体でETとEDSFairは5:1程度の規模で、EDAソリューション全体の勢いが減速している感は否めない。
EDSFairでは、まずJEITAのブースに寄って「SIシミュレーション・モデル解説書(IBISモデルを使用した高速伝送線路解析)」を購入。当日まで特別頒布価格￥2,000で購入できた。通常価格は￥3,000だそうだ。本書については機会を改めて取り上げたい。
いくつかブースを見て回ったあと、ET2011側のセミナーを聴講した。

スマートハウスのパワーソリューション　(日本TI　財津さん)

太陽電池などの自家発電と家庭内の蓄電池を上手に運用するための要素技術について解説されていた。とくに機器の蓄電池を家庭内で汎用的に活用する、例えば電気自動車のバッテリーから家庭内電源を供給する、日産が電気自動車リーフのCMで紹介している方法を実現するための要素技術として、双方向のAC-DC、DC-DCコンバータや、家庭内の電力状態を監視して制御するためのセンサーネットワークといった技術が紹介された。双方向のAC-DC/DC-DCコンバータというのは初めて聞いたので大変興味深かった。
電力消費を減らすというより、平準化するというのが目的なのだとか。電力消費の低い夜間に充電し、高い時間帯の電力をバッテリーで賄う。家庭内で考えると、これまで安い深夜電力料金で昼間の電力料金をセーブするというメリットしか考えたことがなかったが、言われてみると、こうして平準化することで契約アンペアを下げることができて基本料金を下げられるのだと気づいた。社会全体で考えると、最大需要を抑えることでインフラコストを低減できることになる。
省エネルギー技術というのはアメリカでも研究されているが、こうして双方向にして平準化する必要性というのはなかなか理解されないようだ。ここに日本が技術開発する理由がある、と心強いメッセージをいただいた。
講演の後半では、スイッチングレギュレータの歴史を紹介された。知らなかったのだが、現在、CPU用に使われている大電流で高速応答の回路は古い技術かと思っていたら、90年代にインテルがCPU用(486の頃)に電源回路業界に呼びかけて実現した技術なのだそうだ。これは意外だった。以前はセラミックコンデンサの低ESRは不安定要因になるので敬遠されていたが、デジタル電源で細かい制御ができるようになって、セラミックコンデンサだけで電源を構成できるようになったのも、歴史の流れの中で大きな変化だそうだ。
電源業界の学会では、活発な研究発表が欧米からアジアにシフトしているのだそうだ。それも日本以外のアジアからの発表が多いとか。日本はもっと頑張ってほしいとエールをいただいた。

パワーエレクトロニクスは、震災以降の自然エネルギーへの高い関心と、電気自動車や自家発電の普及に押されて、いま非常に活発な分野だ。「スマートハウス」という畑違いのテーマの講演を聴講したが、大変面白い内容のお話を伺うことができた。

長くなったので、午後のIBISサミットは稿を改めて紹介したい。

SignalAdviser V2.1製品説明会

富士通のSI/PI/EMCシミュレーター、SignalAdviserの製品説明会にお招きいただいたので、行ってきました。
場所は汐留の本社。長年お世話になっているが、入ったのは初めて。

SignalAdviserは2002年から、トポロジーを簡単に入力してSIシミュレーションができるツールとしてスタートし、さまざまなエンハンスを経て、昨年V2.0でPI解析を取り込み、今回V2.1でEMCにも対応したそうだ。
最近の機能追加については知らなかったが、設計上流から使えるツールというコンセプトを維持しつつ、レイアウトCADとの連携で設計フロー全般に渡って使えるように進化しているようだ。

今日のセミナーは最初の2セッションが富士通社内のシミュレーション活用事例紹介、後半2セッションが製品の機能紹介だった。前半2つについて取り上げてみたい。

1. 富士通グループにおけるEMI/ESD解析の取り組みについて (富士通アドバンストテクノロジ 佐藤部長)
はじめに富士通の「エンジニアリングクラウド(TM)」環境の紹介があった。バズワードの是非はともかく、要するにサーバによる計算リソース、CAD/CAEツールといったソフトウェア、そして運用や設計ノウハウを活かしたコンサルティングをサービスとして提供し、またシンクライアントなどの端末も含めたインフラも総合的に提供できる有数のベンダーであるということだ。これらを顧客に提供できるのはもちろん、社内でも同様の仕組みでサービスを提供しているというのがポイントだ。
富士通ではノイズ対策設計を、設計規約やDRCでカバーしてきたが、短時間で判断できる反面、遵守できないケースや漏れが問題になる。15年ほど前からシミュレーションによる設計を始め、個別の設計に適正な条件を設定したり、検証できるようになった。ただ、シミュレーションに要する工数や時間、モデルの整備などに問題があった。近年では計算リソースが豊富になり、またシミュレーションの技術や環境も整ってきたので、これらの問題は解消しつつあるという。
15年ほど前というと、まさしく自分がシミュレーションによる設計に着手し始めた頃であり、右も左も判らなかったあの頃が懐かしく思われる。
富士通では、SignalAdviserと共通のエンジンを使うSIGALでSI/PIを、ACCUFIELDでEMCのシミュレーションを始めたが、現在ではSignalAdviserファミリとFDTDを使うPoyntingに分散コンピューティングを組み合わせた統合設計環境を運用しているそうだ。
実際の設計プロセスに組み込むにはTATが非常に重要で、1ネットの信号の秒単位の解析から装置全体の電磁界解析のような数日レベルかかる解析まで、幅広い規模でフローに取り込むことを考えなければならない。設計条件やDRCを作るメカニズム解析、個別の設計のソリューションスペースを探るプレ解析、そしてポスト解析による検証と、うまく使い分けるには、それぞれに求められるTATも考慮しなければならない。
具体的な事例として、「京」コンピュータのEMI解析、携帯電話のESD対策、通信装置のESD検証といったところが紹介された。

2. ノートパソコン開発のEMC対策設計におけるツール活用方法と効果について (富士通 渡辺マネージャ)
現場の事例として「物を作らないものづくり」が紹介された。渡辺さんの部署は、回路設計や装置設計とは別に解析専任部隊としてノートPC設計の一端を担っている。
ここでも15年の歴史が紹介された。もはやシミュレーションに頼らず、設計ガイドライン化して設計に対応できるようになったもの(たとえば、波形やインピーダンス)、個別に解析する必要があるもの(クロストーク、共振、ESDなど)、解析が困難なもの(電源インピーダンス、EMIなど)が時代の変遷とともに披露された。実際に、シミュレーションの効果が出せなかったり、設計フローに組み込むのは困難だったものはいろいろあった。いろいろ工夫はしたんだけどね。
それでも、ようやくほぼ全ての項目について、装置全体の大規模解析ができるようになったのが、昨年2010年だったということだ。現在では、設計ガイドラインの可視化による効果や妥当性の確認に活用したり、ESDシミュレーションに活用しているとのこと。また、EMIシミュレーションを装置全体規模で実用化する取り組みが行われているそうだ。
さまざまな事例が紹介された。アンテナ状GNDパターンの終端処理や、シールド板金の接地処理方法について設計ガイドラインを検証する解析に始まり、ESDの電源-GND間ノイズレベルを解析、対策した事例では解析は10分程度で終わるので最終レビューでフィードバックできるとか。すばらしい。
Poyntingの活用事例として、装置に組んだ状態でのプリント板へのESDノイズの解析、タブレットPCとクレイドルの組み合わせでのESD解析、プリント板の近傍界ノイズ解析が紹介された。いずれも大規模解析なだけあって解析時間も相当に掛かっている。FDTDなので、たとえば周波数特性を得ようとすればある程度長い時間解析しなければならないなど取り扱いが面倒なところもあるだろうが、これだけ事例が集まればさぞかしノウハウも蓄積できていることだろうと思う。
ごく初期のPoyntingではメッシュをマニュアルで切らなければならなかったりしてモデリングが大変だったが、さすがに自動メッシュになってずいぶんラクになったのだそうだ。

この後、SignalAdviserの図研CADの連携計画や、EMCルールチェック機能の紹介があったが、前の2件の事例発表ではEMCルールチェックが取り上げられていなかったような。当たり前に行われているので、あえて紹介しなかったのかな...。
ルールチェックした結果をExcelに出力する際、該当箇所を同時に図示してくれるようになっていて、レビュー結果をきれいにまとめた資料を作ろうとすると結構大変なので、非常に助かるのではないだろうか。ウチのツールもこういう機能が欲しいなぁ。

2件の事例紹介を聴いて、15年掛けて設計フローにシミュレーションを組み込んできた成果が出てきているのは、関わった者としては正直うれしく思う。他社製のCAD/CAEツールもいろいろ使ってきたが、社内のCAD部門も他社製の良いところを取り込みつつ、独特のこだわりを持ったツールに熟成させていて感心させられる。
手前味噌、ではないが、SignalAdviserは非常に良いツールだと思う。HyperlynxのLineSimみたいなのが欲しい、というところから始まり、フロアプランナーやPI解析、EMCルールチェックまで付くとは思っても見なかった。大手EDAベンダーの製品にも十分対抗できる製品に仕上がってると思うので、海外にもどんどん出て行って欲しいと願っている。

図研プライベート展(2011/10/21)

先週20日(木)、21日(金)に開催された、図研のプライベート展「Zuken Innovation 2011」に行ってきた。とはいえ、あまり時間が取れなかったので、金曜日の3コマだけの参加。
ちなみに今回は新シリーズCR-8000のお披露目もあって、ご案内いただいてから参加登録をぐずぐずしていたら、CR-8000関連のセッションは満席になっていた。一番広い会場だったにも関わらずなので、多くの方が関心を寄せているのだろう。さすが、国内シェアNo.1の実力である。
会場はみなとみらいのパンパシフィック横浜ベイホテル。この広さと豪華さで2日間のプライベート展なので、かなり気合が入っている様子が判る。

2C11 最新DC/DCコンバータ設計ノウハウ (アナログデバイセズ 道場さん)
最初に聴講したのはDC/DCコンバータ(DDコン)の設計ノウハウ。始めに会場に訊くと、参加者は回路設計者よりレイアウト設計者の方が多かった。手を挙げない人が一番多かったが、どういう人だろう。自分と同じ「設計サポート」みたいな立場なのか...。
導入ではリニアレギュレータ(LDO)とスイッチングレギュレータ(SWR)の特徴と違いを解説し、それぞれのうまい使い分け方について紹介された。続いて、SWRの回路構成と回路部品の定数の決め方が説明された。このあたりはデータシートを読むとちゃんと書いてはあるが、だいたい参考回路と事前に計算された定数表に頼ってしまうことが多いので、ちゃんと説明してもらうとそれぞれの意味が判って参考になる。
最近では大手のレギュレータベンダは簡易シミュレータを提供するようになったが、アナデバも例に漏れず、ADIsimPowerというツールを提供している。オンライン版とダウンロード版が用意されているとのこと。周辺部品のデータベースが充実しており、非線形特性データも持っているので、計算式による設計だけでは不十分な最適化には役立つだろう。また、負荷過渡応答のシミュレーションもできるので設計した回路がどんな動きをするのか事前に把握しておくのにも役立ちそう。
会場にレイアウト設計者が多かったので、レイアウト設計のコツは丁寧にレクチャーしてもらえた。大きく2つ、パワー系とアナログ系に回路を分けて、前者は太く短く、後者はノイズ源から離してレイアウトするのがポイント。細かい点では、FETのゲート信号は鈍らないように、フィードバック(FB)の分圧はピン近傍で、GNDは一点接続というのが重要なポイントだそうだ。「アナログのイメージを大切にする」のがコツだとか。

2B13 移動式クレーン配線設計における設計効率化への取り組み (コベルコクレーン 中澤さん)
この時間帯はCR-8000のセッションも取れなかったしどうしようかと思い、個人的に重機・建機が好きなので申し込んでみたセッション。配布資料にクレーンの写真が満載でワクワクしたが、内容はあまり期待していなかった。
発表は最初に事業紹介と製品紹介で、クレーンの写真を堪能できるかと思ったら以外にあっさり終わっちゃって少し残念だった。が、本編の内容は配布資料には無い苦労話で、非常に面白かった。
クレーンの配線は、論理回路図とハーネス図を基本に、作業用に各種の帳票が作られる。たとえば、ハーネス(ワイヤ)の接続図、コネクタの嵌合図という作業資料が図面や表形式で作成されるのだそうだ。このあたりが電機業界とは違った慣例で興味深い。同時に、電機業界向けのCADで対応するのも難しそうに思われる。加えて、機械CAD(CATIA)との連携も重要。
コベルコでは、従来機械CADで設計していたそれらを、図研のハーネス設計ツール(Cabling DesignerとHarness Designer)を入れて改革を試みたそうだ。CablingとHarnessと何が違うのか良く判らないが、前者はワイヤ配線設計、後者はハーネス設計に使うとのことで、典型的なポイントツールのようだ。
ただ、この2つだけでは計画は目的を達成できなかったそうで、さらに追加のツールを導入したり開発したりする必要があったようで、足掛け3年ほど掛かってようやく運用に乗せたとのことだ。
図研はCAD/CAEツールを一通り揃えているのでまだいいが、ポイントツールの導入はよく考えて実施しないと効率化どころかムダが発生したり却って高い買い物になってしまったりする危険がある。

2B14 インテルの回路レビューツールの概要とWebSCTサービス紹介 (Wai Yik Chong, Intel)
プレゼンのタイトルは"Overview of New Intel Embedded Schematics Review Solution & Services"ということで、組み込み向けIntel製品の回路レビューサービスについて。これまでインテルのエンジニアが手作業で回路レビューしていたのを、自動的にデザインガイドやリファレンス回路との違いを指摘する仕組み(ツール)で短時間に効率的に回路レビューを実施するシステム。
ユーザー(顧客)はインテルの専用サイトにログインして、回路図データをアップロードするだけでよい。それだけで指摘事項を列挙した結果を得ることができる。
非常に簡単な仕組みで驚いた。ユーザーが指定しなくてもシステムの方で自動的に、プラットフォームやキーデバイス、小物のRefDesなどを認識してくれる。
実は我が社でも回路レビューツールを顧客向けにリリースし始めたが、こちらはスタンドアロン形式でユーザーのPCにインストールする必要があり、また回路CADから特定の形式でネットリストとBOM(部品)リストを出力する手間が掛かる。さらに、BOMから必要な部品情報、定数やパッケージサイズなどを抽出する設定ファイルを作成するなど、ユーザーの手間が掛かるのが難点。
その点、インテルのシステムでは回路CADデータを送るだけで済んでしまうのいうのが逆に不思議だ。部品の記述などを仕様に合わせる必要がないのだろうか。
インテルは今後、レイアウトレビューなども自動化したいとのこと。この点は我が社の方が先を行ってるかもしれない。

なかなか面白いセッションを聴くことができてよかった。

PCI-SIG Developers Conference APAC 2011

先週開催されたPCI-SIG Developers Conference Asia-Pacific Tour 2011に参加してきた。前回は2009年だったので例によって2年ぶり。今回の会場は前回と同じく、恵比寿のウェスティン東京だった。9：00開始なので朝早めに行かないとならないのがちょっとつらい。

1. PCI Express Basics & Background
最初のプログラムはPCI Expressの基礎をLSI LogicのRichard Solomonがレクチャー。内容も講師も前回とほど同様。Split Transactionを説明するときのRichardの寸劇も相変わらずで微笑ましい。前回は「ナイショ」扱いだった「PCIeは実はシリアル化されたPCI-X」ってのが今回は公然の秘密になっていた。Richardが強調していた(ように聞こえた)のは、PCIeのスイッチで、概念的にはバスブリッジが2段、アップストリーム側とダウンストリーム側にそれぞれあって、内部に仮想的なバスがある構造だが、実際にこのような実装をするものではないという点。なにかトラブルでもあったのでしょうか。

2. PCIe Electrical Basics
Gen 3の物理層の仕様がどのように設計されたか、IntelのClinton Walkerが詳しく解説した。PCIeの電気仕様を理解する助けになるのはもちろん、伝送チャネルの設計に際してどのような点を考慮すべきかが網羅的に述べられており、高速なチャネル設計には非常に参考になるだろう。SI的にももっとも面白いセッションだった。
特に、Gen 2からGen 3で倍の転送性能を得るために、Gen 2の仕組みのまま倍の10Gbpsとするか、仕組みを変えて8Gbpsとするかの検討は、それぞれのメリット・デメリットの検討だけでなく、可能にするためのテクノロジ検討も含めて実際の設計現場で行われるような手法で決められてきた点は驚きだ。インテルの強力なリーダーシップがあったことは想像に難くないが、PCI-SIGのような標準化団体で作られたというのはすごいことだ。
とはいえ、8b10bに比べて128b130bでは遷移密度が低いのでDCバランスを保つのはやはり難しく、ゆっくりとDCオフセットが上下する前提で設計しなければならない。
チャネル特性の解析手法もこれまでとは異なる。チャネルのインパルス応答をベースに統計的な手法でBERを評価する。実波形を入れて実波形を見るこれまでの方法ではない。IBIS-AMSを使うことになるのかな。

3. PCIe 3.0/Post-3.0 Protocol
PCIe 3.0の仕様確定後に出されたプロトコルに関するECN(仕様変更)、検討中のECNについて、IntelのMahesh Waghが解説。バスアイドル期間を長く取って少しでも省電力できるように工夫したOBFFは、前回も聞いた覚えがある。その一方で、L0s(超短時間のアイドル状態)が必須からオプショナルに変更されたのは、省電力的には後退したのか。何か問題があったのだろうか。ま、省電力の必要がないアプリケーションでは邪魔なんでしょうが。
直接プロトコルとは関係ないが、Class Code & Capability IDにもECNが出され、PCI Local Bus Specificationに対して変更が加えられる。PCI Expressが主流だが、旧PCIも捨てずにメンテナンスしているということか。

4.　PCIe 3.0 Encoding & PHY Logical
続いて同じくMaheshからエンコーディング、トレーニングやイコライゼーションの説明があった。PHY層の初期化手順もあるので、SIエンジニアも知っておかなければならない内容だ。重要な内容なのだけど、内容が込み入っていることと、インド訛の英語がちょっと判りにくくて、なかなか辛いセッションだった。

5. PCIe 3.0 Cards
いわゆるCEMスペックの解説をIntelのDan Froelichから。チャネルシミュレーションやテストの手法を紹介しながらCEMスペックをどのように設計していったか詳しく説明してくれるので、大変面白かった。特に、実機を想定したシミュレーションでは、カード側は限定的なパラメータスイープだけにとどめる代わりに、マザーボード側はワーストケースも考慮して、むしろ仕様外も想定して、非常に多くのモデルを用意してシミュレーションした点が興味深い。その上で統計的に真のPass/Fail、擬似Pass/Failの分析をして仕様決めを行ったそうだ。なかなかこういう決定プロセスを知る機会はないので、勉強になった。

6. PCIe 3.0 Compliance Testing
引き続きDanによるコンプライアンステストの解説。現状、まだGen 3のコンプライアンステストは検討中なので、暫定的な内容ではあるが、ほぼ2.0の際のやり方を踏襲するという方針に変わりはないようだ。なので、具体的には2.0ではこうやったのを、3.0でもこのようにする、のような説明がほとんど。
3.0ではTxとRx両方のイコライゼーションが必要なので、これらの機能をテストするためにプロトコルを認識できる測定器が必要になりそうだ。フィクスチャも変更になるようなので、必要な向きは予算を取っておかないと...。

物理層に関わるセッションが多くて、なかなか役に立った。今回まったくIOV(仮想化)のセッションが無かったが、過去2回ではやはり不評だったのだろうか。一般的なコンファレンスというより、セミナー、トレーニングに近いイベントだが、毎回最新情報にリフレッシュできるので2年に1度というペースでかまわないので続けてほしいものだ。