Rambusデザインセミナーin東京2011

12月1日(木)に開催されたRambus Design Seminar in Tokyo 2011に参加。この週は、月曜日のJIEP公開研究会に始まり、火・水はメンター主催のTech Design Forum、そして木曜日にこのセミナーと全部出ていたらとても仕事にならないので、火水木はつまみ食い的に参加した。このRambusのセミナーも午後2コマ目からの聴講となった。

DDR2/DDR3マルチモードPHYの低コストシステム設計および評価 (ラムバス 佐野さん)
よもやRambusのセミナーで協調設計の話題を聴くことになるとは思わなかったが、前半のメソドロジのお話は面白かった。主要なアプリケーションがデジタル家電にシフトしているのか、ワイヤボンド実装を前提にした低コストシステムをどう設計するかという内容で、PHY設計→SI/PI解析→PKG設計→PCB設計(→PHY設計)という協調設計の各フェーズを各々解説された。SI/PI解析の部分では、同社お得意のタイミングの"budgeting"(予算配分)からのアプローチが説明され、シミュレーションではISIのみ、ISIとクロストーク、さらにSSOを加えてという3段階でノイズを見積もることで、各々の寄与分を明らかにするということだ。具体的なチャネル構成も紹介された。同社独自のXDRではなく一般的なDDRメモリチャネルでの手法なので、いろいろ参考にできるのではないだろうか。

Gbpsシステムにおける電源ノイズ誘起ジッタの予測と実測 (ラムバス 佐野さん)
ジッタのうち電源ノイズに原因があるものを同社ではPSIJ(Power Supply Induced Jitter)「電源ノイズ誘起ジッタ」と呼んでいるそうだ。従来のジッタ解析手法では、実際のノイズとは異なるスペクトラムを持つ波形でジッタ量を予測しようとしたり、統計的な評価で電源ノイズへの依存性が不明なままだったりといった難点があった。ここで紹介された手法では、ジッタスペクトラムから電源ノイズによる影響を定量化しようとしている。
まず、電源ノイズの定量化を行う。ここはいわゆるPI解析と同じ手法で、電源インピーダンスと電流プロファイルから電源ノイズのスペクトラムを求める。ジッタの量は、電源ノイズ量とデバイスのジッタ感度の積で表わされる。J＝S×V。
ではジッタ感度はどのように求めるのか。説明ではS＝J/Vとあったが、求めたいのがジッタ量(J)なのでこれでは本末転倒。おそらく何かしらジッタ感度(S)をシステマチックに求める方法があるのだろうが、説明が無かったのが残念。
あと、会場からの質問に対して、ジッタはコア(PHY)電源のノイズでは発生するが、I/O電源のノイズでは発生しないと答えられていたが、質問された方と同様、実際の感覚とは異なるという印象を受けた。おそらく、電源ノイズによるタイミング方向の揺れだけが念頭にあって、I/Oで発生しうる電圧方向の揺れを想定されていないのではないかと。当然、電圧方向に波形が揺れればサンプリング点でのタイミングも揺れるわけで、これもジッタとなる。これはPSIJに含まないのだとしたら、PSIJの定義をもう少し明確にすべきだろう。

3次元実装パッケージにおけるオンチップ測定を用いた評価手法 (ラムバス 星野さん)
PoP、SiP、TSVなど3次元実装されたパッケージではプロービングが極めて困難になるが、RambusのIPにはオンチップ測定の機能があるので、それらを紹介するセッション。タイミングやスレッショルド(Vref)を変化させることができるので、それを使ってshmooやBERプロットを取ることができる。面白いのはビットパターンからステップ応答波形を取ることができる点で、これによって周波数応答スペクトラムやアイダイヤグラムを生成できる。
電源ノイズの評価用に、ノイズ生成マクロとノイズ測定マクロを持っている点も面白い。

会場はホテルの大きなボールルームで、参加者は200名にちょっと足りないくらいいたと思うが、どういう客層だったのだろう。コンシューマエレクトロニクスが強いのだろうか。

システムJisso-CAD/CAE公開研究会(2011年度第2回)

11月28日に開催された、JIEP システムJisso-CAD/CAE研究会の第二回公開研究会。会場は西荻窪の回路会館、出席者は総勢50名程度と少なめだったが、週の始まり月曜日の開催にしては意外に集まっていただけたのではないだろうか。
「ノイズ/インテグリティ ～ノイズに負けない設計/シミュレーション技術」というテーマで、各30分ほどのご講演を4本していただいた。

1. デジタルプロダクツ開発におけるシミュレーション活用事例 (東芝 岡野さん)
今年のサマーセミナーで「パワーインテグリティのチップ・パッケージ・ボード相互設計手法」というタイトルで講演された内容のうち、設計フローにシミュレーションを取り込み運用されている事例を抜粋してご講演いただいた。
いわば「成功事例」なのだが、成功に至るまでの平坦ではない過程を窺い知ることができる内容だった。
CADの導入初期段階ではデータビューワなどを駆使して、とにかくデータが見られること(可視化)に注力されたとのこと。結果の精度やシミュレーションの妥当性より「見える」ことが重要だったそうだ。そこまで地ならしをしてようやく解析(CAE)を設計に導入することができた。
もうひとつの成功要因は、設計の「入力」「出力」「手段」「ノイズ」からなる方法論をキチッと定義し、それに沿った手法の構築を実践していることだろう。ノイズ＝制約因子を有効な入力＝制御因子にいかに転換させるかが腐心するところだそうだ。たとえば、理解の無い上司を協力的なスポンサーに変える努力というのも、これに含まれるのだとか。
開発期間の短いパソコンの設計フローにうまくシミュレーションを取り込んでいるが、そのために例えばDOEといった手法を積極的に取り入れて、シミュレーションの工数が発散しないようにしている点にも感心する。まさに自分がそうだったのだが、シミュレーションを始めると精度をとことん追求してみたり、結果の完全性を求めてあらゆるパラメータを入れてみたりとキリが無くなり、ややもすると「シミュレーションマニア」になってしまいがちだ。「そうならないようにコントロールしている」のだと岡野さんがオフラインで話してくれたのが印象的だった。

2. 簡易モデルにより電源変動を考慮した複数基板のEMI解析 (パナソニック 飛永さん)
EMIシミュレーションで使われるデバイスモデルの検討。手法としては、FDTDと回路解析(SPICE)を組み合せているそうだ。ちなみにFDTDは富士通のPoyntingとのこと。
目標としてはまず、EMIのピーク特性が合致するレベルを狙っている。最も単純なモデルであるI/Oバッファのみ信号線だけのモデルでは実測と結果が一致しない、というのは過去にも多く発表されている通り。コア回路の電源変動を考慮したCPMのようなモデルにすると、比較的良い結果が得られるというのも、いくつも先行事例が挙げられている。
本検討では、コア回路だけでなくI/O回路の電源変動も考慮したモデルを構築している点が新しい。加えて、メモリのREAD/WRITE動作を想定した双方向の信号および電源電流もモデル化している。矩形波の信号を入れると信号周期の奇数倍のスペクトルが現れるが、ここに電源変動を加えると偶数倍のスペクトルも発生するようになるという。偶数倍波の要因はデューティー比のアンバランスによるものかと思っていたが、電源変動でも起こるのか。
IBISを使って電源変動モデルを構成しているところが目新しい、が、なぜI/Oバッファモデルで電源変動を記述できるのか、いまひとつ原理的な部分が良く分からなかった。あと、パラメータもEMIピークレベルの実測結果に合うように調整しているそうで、恣意的に決めているところは理論的な裏付けが必要だと感じた。

3. LSI動作起因ノイズ低減のための設計・シミュレーション技術 (アイカ工業 田中さん)
チップへの電源供給網を、入力インピーダンス(Z11)、トランスファーインピーダンス(Z21)、IRドロップという3つのパラメータで捉え、それぞれの値を低減する方法と実設計への適用事例が紹介された。
一般に「電源インピーダンス」といったときは入力インピーダンス(Z11)を対象にしている場合がほとんどで、解析方法も測定方法についてもポピュラーなものになっている。もちろん、解析方法についてはモデル化の手法などでまだ議論はあるにしろ、実用的に捉えられるパラメータであるといえる。
一方、トランスファーインピーダンス(Z21)の方は、過去にもPIの話題でちょくちょく出てくるタームだが、実際のところ評価方法が確立していないように思われる。本発表では事例としてZ21の解析結果とノイズの実測結果が示されたが、Z21そのものを実測する手法や、どの程度まで下げればよいかという指標(Z11でいうところのターゲットインピーダンス)を教えていただきたかった。Z21はノイズ源での電流に対する観測点(被害者)の電圧という定義なので、そう簡単にはいかないだろう。
ちなみに「トランスファーインピーダンス」はディメンションが「Ω=I/V」なだけで、物性としては「インピーダンス」では無いので誤解しないようにしたい。調べてみると、もともと遮蔽(シールド)の特性として使われていた用語のようだ。

4. パワーインテグリティの最適化 (トッパンNEC 金子さん)
前の発表にあった「入力インピーダンス(Z11)」すなわち電源インピーダンスの低減について、2番目の発表にもあったチップ電源モデル(CPM)を使って検討した内容。現時点で確立されているもっとも標準的で確度も高いPIシミュレーションの手法を詳しく、判り易く解説されている。
すでにいくつも解析ツールは販売されているので、実際に運用するに当たって困るのは、「ターゲットインピーダンスをいくらに設定するか」と「デバイスモデルをどうするか」の2点が大きなところだろう。
ターゲットインピーダンスに関して、従来通りのデータシートから求める方法(許容リップル電圧/最大消費電流)だと厳しすぎるのだが、本発表ではチップ電源等価回路の電流波形を用いて推定する方法が提案された。すなわち、CPMの電源-GND間電流波形から周波数スペクトラムを求め、許容リップル電圧との関係からターゲットインピーダンスを求める。実はこれでもなお悲観的(厳し)過ぎるので、スイッチング率を考慮して電流を抑え目に調整している。この部分は恣意的なところがあってすっきりしないのだが、実際にはこういう「さじ加減」は必要なのだろう。
デバイスモデルについてはCPMを使っている。最近はポピュラーになってきたが、デバイスベンダーは提供してくれるようになったのだろうか。

今回、冒頭で今後のこの研究会の進め方として、セミナー形式から参加型(ワークショップ形式)に変えていくという発表があった。このブログでも取り上げているが、他の学会や研究会、ベンダー主催のセミナーなどで似たような講演者が似たようなテーマで発表していることが多い。各セミナーとも集客を考えると、盛り上がっているトピックでその分野で名の通った研究者・技術者を集めてくることになるので、そうなってしまうのは仕方ないのかもしれない。だから、この研究会くらいは違うアプローチでもいいかも知れない。
具体的なテーマはこれから決めるが、おそらくSI/PI/EMCの課題に対して、各参加者のスキルを持ち寄って解決していく形のワークショップになる。頻繁に集まるのは難しいので、オンラインで議論したりアイディアを出して、たまに集まって手を動かすような形にできればと思っている。
当ブログの熱心な読者なら必ず得られるものがあると思うので、興味のある方はメールください。

EDSFair×ET2011×アジアIBISサミット2011 (2)

11/18(金)午後に開催されたAsian IBIS Summitに出席。

日本での開催は今回で6回目となる。横浜での開催は初めて。会場となったパシフィコ横浜の会議センター内の会場は広く、ET2011とEDSFairとの併催ということもあって、160名を超える出席者と過去最大規模(開催者発表)だった。

IBIS Committeeからの参加は、前チェアマンのBob Ross (Teraspeed)と現ライブラリアンのAnders Ekholm （Ericsson)。あとスピーカーとしてSimberianのYuriy Shlepnevを加えた3名が海外からの参加者だったため、ほとんどのセッションが日本語で行われた。過去のIBISサミットは基本的に英語で行われていたので、例年とは毛色の違うミーティングとなった。なお、プレゼンテーションはIBISウェブサイトからダウンロードできる。

1. IBIS Update and Parsers (Bob Ross, Teraspeed)
開催の挨拶の後、BobからIBIS Committeeの活動内容報告があった。Spiceサブサーキット記述を取り込むIBIS-ISSを規定して10月に発行したほか、IBIS 5.1の策定が大詰め、品質委員会でIBIS-AMIの内容を追加した品質仕様の改訂を行っている。
将来的には、IBIS 5.2(または6.0)の検討、Touchstone 2.1の検討といった作業を予定しているとのこと。
Parser(チェックツール)のメンテナンスも重要な仕事で、IBIS 5.0までをチェックするibischk5のアップデート状況や、Touchstone 2.0をチェックするtschk2の内容が解説された。tschk2はTouchstone 1と2の相互変換や、Y, Z, G, Hパラメータの正規化・非正規化もできるようだ。

2. Quality of S-paramete models (Yuriy Shlepnev, Simberian)
主にチャネル構成要素をSパラメータで表す、いわゆるSパラモデルが持つ問題と、見分け方、モデルとしての品質をどう評価するかといったトピック。
問題としては、可逆性(対称性)、受動性、因果性が守られていないというのが典型的なケースである。これらが発生する要因は、現実問題として測定(解析)周波数帯域が有限である点、測定(解析)値が連続でない点、測定ノイズや人為的ミスも考えられる。有限で不連続な測定点はたいてい外挿や内挿によって補完されるが、その方法が常に適切だとは限らない。ノイズ除去の方法についても同様。では、できあがったSパラモデルの正確さをどのように推定して、品質を評価するかというのがこの発表の趣旨である。
このセッションでは数学も使ってかなりシステマチックに推定・評価する手法が提案された。また、SimberianのツールではSパラメータの品質レベルを評価し、可能であれば妥当なものに修正する機能を提供しているそうだ。
数式をふんだんに使った資料は、シグナル工房の野田さんが和訳も作ってくれたので大変わかりやすくてよかったと思う。興味のある方は問い合わせされるといいだろう。

3. IBIS Model as de-facto standard (WADOW 楠さん)
同じIBISモデルを使って、異なるシミュレーションツールで同じ結果が得られるだろうか。
この素朴な疑問を実際に試して比較した結果を紹介された。6つのシミュレータを使って得られた驚くべき結果は、差動信号のクロスポイントがツール間でばらつき、振幅1V程度のところ最大で150mV以上も違ったことだ。
「だからIBISは信用できない」ということにはならない。各シミュレータでIBISモデルの解釈が異なると理解するのが、まずは妥当だ。
他にも、テストフィクスチャの伝送路や終端をどう扱うか、反射はどうか、線路結合はどうか。加えて、クロスポイントのレベルはタイミングにも影響することを考えると、ばらつく要因を切り分けて明らかにする必要があるだろう。
驚いたことに、同じモデル、同じシミュレータでも、シミュレーション担当者によって異なる結果を出してくる場合があるということ。これを「ありえない」とみるか「ツールを使ってもノウハウの活きる可能性はある」とみるか。

4. DDR3 SI/PI Analysis Using IBIS5.0 (富士通セミコンダクター 大谷さん)
IBIS5.0で導入された、同時スイッチングノイズ解析用パラメータであるComposite CurrentとISSO PU/PDを使って、実際に同時スイッチングノイズを考慮したシミュレーションを行い、IBIS5.0の実力を評価した報告。
トランジスタモデル(spice)の精度に近づけるには、まず電源-GND間の内部寄生RCを入れないと波形が合わないということ、またタイミングを合わせるにはノイズの影響をI/Oバッファだけでなく前段の回路で発生するディレイも入れる必要があることが指摘された。
内部の寄生RCはspiceモデルから抽出できそうだ。ノイズによって発生する回路ディレイはうまく定式化かデータ化(テーブル化)してあげないと、IBISに取り込むのは難しそうな気がした。

5. IBIS AMI Seen from User's Viewpoint (KEI systems 前田さん)
IBISは内容がテキストで記述されているのでユーザは簡単に読むことができ、また一種の数値データなのでExcelでグラフ化したり、専用に波形を表示するツールもリリースされている(しかも無料で)。
しかし、IBIS-AMIは、そのご本尊がdllとかsoといったライブラリでバイナリ形式で提供されるため、ユーザからすると完全にブラックボックスである。前田さんの発表と同様、私も個人的に、ここに気持ち悪さを感じてきた。ユーザの立場では、提供されたAMIモデルをベンダーを信じて使うしかない。問題なくシミュレーションできて結果も妥当であればいいのだが、ほとんどの場合、使っているとトラブルは発生しうる。
例えば、ベンダーが検証しているシミュレーションツールとユーザが使うツールが違う場合、提供されたAMIが動く保証は無い。ちょっとした修正で互換性の問題は解消するかもしれないが、それもベンダー任せになってしまう。
ユーザとしては、EDAベンダーにAMIモデルの素性を分かりやすく表示してくれるツールを要望したいし、モデルベンダーにはモデルに関するドキュメント、特徴や使用上の注意を示したもの、と、さらに品質を保証するようなものが欲しいと考えるのは当然である。

6. Analyzing Crosstalk's Impact on BER Performance: Methods and Solutions (メンター 石川さん)
AMIモデルを使ったクロストーク解析の実際の手法について解説。シミュレータはアイダイヤグラムの生成を、従来通り多ビットのスティミュラスをチャネルモデルに流してシミュレーションする方法と、インパルス応答から統計的な処理で生成する方法を使うのが、最近のトレンドである。また、クロストークの解析は、ビット変化を同期させて行う方法と非同期を行う方法がある。クロストーク量を前者では少なめに、後者では多めに算出してしまう傾向がある。
発表の内容自体は正直言ってよく判らなかった。要点がつかめない、というのが正確なところか。要するに、高速シリアルリンクの解析にはIBIS-AMIを使うのがベストで、メンターのツールでも扱えますよ、と言いたいのか。

7. Supporting External circuits as Spice or S-parameters in conjunction with I-V/V-T tables (ケイデンス 益子さん)
オンダイターミネーション(ODT)の周波数依存特性を表現するため、またダイの再分配層(RDL)の周波数特性を記述するため、ダイからパッケージの間のIBIS記述を拡張させたい、というBIRD144およびBIRD145の解説。
従来のバッファモデル記述とAMI、新たに提案された回路記述またはSパラ記述を任意に組み合わせて使うことを想定している。
現状では[External Circuit]キーワードで外部回路記述やSパラ記述もサポートされているが、それぞれラッパーをかましてやらなくてはならなかったり制限があって使いにくい。そうした部分を無くしてモデルのフレキシビリティーを上げようというのがこの提案の趣旨のようだ。

8. Model Connectivity in PDN Analysis for 3D-SiP (ATEサービス 本田さん)
マルチチップ積層の電源(PI)解析について。シリコンインターポーザーに複数ダイを並べる(いわゆる2.5D)と、ダイを積み上げる3Dスタッキングでは後者の方が電源的には厳しい。さらにワイヤボンドよりTSVで供給するとなるとさらに厳しい。こういった点を解析するにあたって、チップ間の接続を表現する方法が標準化していないので、扱いが面倒。Sigrityが提唱する接続プロトコル、MCPはIBIS規格の中では批准されなかったが、半導体の規格の中で標準化を働きかけているそうだ。

会場が広く参加者が多かったためか、最初のうちは会場からの質問もあまり出ず心配したが、中盤から活発な質問や意見が出されてなかなか活気のあるミーティングになって良かった。イベント併設の開催だったため、出席者もユーザーが多かったと思うが、今回は講演内容もユーザー視点のものが多かったので高い関心が得られたのではないだろうか。
これまでJEITAの会議室で小ぢんまりと開催されていた会議が大規模になって参加者層も変わり、EDAベンダーや一部の先行したモデルベンダーとユーザーが主導してIBISとシミュレーションの先端の議論から、より実地に広く使われていく内容に変わるフェーズの変化は、IBISの普及と業界の活性化という観点から良いことと捉えるべきなのだろうと感じた。
毎年、このようなすばらしいイベントを運営されているJEITA EDA WGの皆様のご尽力に感謝したい。

さて、

サミット終了後、近くに場所を変えてプリント基板などの業界関係者+αで開かれたパーティー(第8回クロストークス)に参加した。サミットからBobさん、Andersさん、Yuriyさんも来られた。Andersさんはスウェーデンから来られたのだが、中国語が堪能でビックリした。難しい講演をされたYuriyさんも大変気さくな方で楽しくお話できた。毎年IBISサミットでお会いするBobさんは、今回のアジアツアーで風邪を引かれたそうでノドが辛そうだった。この後、台湾もあるそうなので、どうかご自愛いただきたい。

[2011.11.26 追記] IBISサイトに資料がアップロードされたので加筆。

EDSFair×ET2011×アジアIBISサミット2011 (1)

11/18(金)、パシフィコ横浜で開催されたEDSFair、Embedded Technology 2011とAsian IBIS Summitに参加。

例年1月末～2月初ころ開かれていたEDSFairだが、年々規模が縮小しており、今年の(正確には来年開催されるはずだった)EDSFairは、組み込みの展示会ET2011と併催されることになった。ARMやAndroidで活気付いているエンベデッドの展示会と共同開催して生き残りを図るのは良いアイディアだと思う。
それでも展示会全体でETとEDSFairは5:1程度の規模で、EDAソリューション全体の勢いが減速している感は否めない。
EDSFairでは、まずJEITAのブースに寄って「SIシミュレーション・モデル解説書(IBISモデルを使用した高速伝送線路解析)」を購入。当日まで特別頒布価格￥2,000で購入できた。通常価格は￥3,000だそうだ。本書については機会を改めて取り上げたい。
いくつかブースを見て回ったあと、ET2011側のセミナーを聴講した。

スマートハウスのパワーソリューション　(日本TI　財津さん)

太陽電池などの自家発電と家庭内の蓄電池を上手に運用するための要素技術について解説されていた。とくに機器の蓄電池を家庭内で汎用的に活用する、例えば電気自動車のバッテリーから家庭内電源を供給する、日産が電気自動車リーフのCMで紹介している方法を実現するための要素技術として、双方向のAC-DC、DC-DCコンバータや、家庭内の電力状態を監視して制御するためのセンサーネットワークといった技術が紹介された。双方向のAC-DC/DC-DCコンバータというのは初めて聞いたので大変興味深かった。
電力消費を減らすというより、平準化するというのが目的なのだとか。電力消費の低い夜間に充電し、高い時間帯の電力をバッテリーで賄う。家庭内で考えると、これまで安い深夜電力料金で昼間の電力料金をセーブするというメリットしか考えたことがなかったが、言われてみると、こうして平準化することで契約アンペアを下げることができて基本料金を下げられるのだと気づいた。社会全体で考えると、最大需要を抑えることでインフラコストを低減できることになる。
省エネルギー技術というのはアメリカでも研究されているが、こうして双方向にして平準化する必要性というのはなかなか理解されないようだ。ここに日本が技術開発する理由がある、と心強いメッセージをいただいた。
講演の後半では、スイッチングレギュレータの歴史を紹介された。知らなかったのだが、現在、CPU用に使われている大電流で高速応答の回路は古い技術かと思っていたら、90年代にインテルがCPU用(486の頃)に電源回路業界に呼びかけて実現した技術なのだそうだ。これは意外だった。以前はセラミックコンデンサの低ESRは不安定要因になるので敬遠されていたが、デジタル電源で細かい制御ができるようになって、セラミックコンデンサだけで電源を構成できるようになったのも、歴史の流れの中で大きな変化だそうだ。
電源業界の学会では、活発な研究発表が欧米からアジアにシフトしているのだそうだ。それも日本以外のアジアからの発表が多いとか。日本はもっと頑張ってほしいとエールをいただいた。

パワーエレクトロニクスは、震災以降の自然エネルギーへの高い関心と、電気自動車や自家発電の普及に押されて、いま非常に活発な分野だ。「スマートハウス」という畑違いのテーマの講演を聴講したが、大変面白い内容のお話を伺うことができた。

長くなったので、午後のIBISサミットは稿を改めて紹介したい。

SignalAdviser V2.1製品説明会

富士通のSI/PI/EMCシミュレーター、SignalAdviserの製品説明会にお招きいただいたので、行ってきました。
場所は汐留の本社。長年お世話になっているが、入ったのは初めて。

SignalAdviserは2002年から、トポロジーを簡単に入力してSIシミュレーションができるツールとしてスタートし、さまざまなエンハンスを経て、昨年V2.0でPI解析を取り込み、今回V2.1でEMCにも対応したそうだ。
最近の機能追加については知らなかったが、設計上流から使えるツールというコンセプトを維持しつつ、レイアウトCADとの連携で設計フロー全般に渡って使えるように進化しているようだ。

今日のセミナーは最初の2セッションが富士通社内のシミュレーション活用事例紹介、後半2セッションが製品の機能紹介だった。前半2つについて取り上げてみたい。

1. 富士通グループにおけるEMI/ESD解析の取り組みについて (富士通アドバンストテクノロジ 佐藤部長)
はじめに富士通の「エンジニアリングクラウド(TM)」環境の紹介があった。バズワードの是非はともかく、要するにサーバによる計算リソース、CAD/CAEツールといったソフトウェア、そして運用や設計ノウハウを活かしたコンサルティングをサービスとして提供し、またシンクライアントなどの端末も含めたインフラも総合的に提供できる有数のベンダーであるということだ。これらを顧客に提供できるのはもちろん、社内でも同様の仕組みでサービスを提供しているというのがポイントだ。
富士通ではノイズ対策設計を、設計規約やDRCでカバーしてきたが、短時間で判断できる反面、遵守できないケースや漏れが問題になる。15年ほど前からシミュレーションによる設計を始め、個別の設計に適正な条件を設定したり、検証できるようになった。ただ、シミュレーションに要する工数や時間、モデルの整備などに問題があった。近年では計算リソースが豊富になり、またシミュレーションの技術や環境も整ってきたので、これらの問題は解消しつつあるという。
15年ほど前というと、まさしく自分がシミュレーションによる設計に着手し始めた頃であり、右も左も判らなかったあの頃が懐かしく思われる。
富士通では、SignalAdviserと共通のエンジンを使うSIGALでSI/PIを、ACCUFIELDでEMCのシミュレーションを始めたが、現在ではSignalAdviserファミリとFDTDを使うPoyntingに分散コンピューティングを組み合わせた統合設計環境を運用しているそうだ。
実際の設計プロセスに組み込むにはTATが非常に重要で、1ネットの信号の秒単位の解析から装置全体の電磁界解析のような数日レベルかかる解析まで、幅広い規模でフローに取り込むことを考えなければならない。設計条件やDRCを作るメカニズム解析、個別の設計のソリューションスペースを探るプレ解析、そしてポスト解析による検証と、うまく使い分けるには、それぞれに求められるTATも考慮しなければならない。
具体的な事例として、「京」コンピュータのEMI解析、携帯電話のESD対策、通信装置のESD検証といったところが紹介された。

2. ノートパソコン開発のEMC対策設計におけるツール活用方法と効果について (富士通 渡辺マネージャ)
現場の事例として「物を作らないものづくり」が紹介された。渡辺さんの部署は、回路設計や装置設計とは別に解析専任部隊としてノートPC設計の一端を担っている。
ここでも15年の歴史が紹介された。もはやシミュレーションに頼らず、設計ガイドライン化して設計に対応できるようになったもの(たとえば、波形やインピーダンス)、個別に解析する必要があるもの(クロストーク、共振、ESDなど)、解析が困難なもの(電源インピーダンス、EMIなど)が時代の変遷とともに披露された。実際に、シミュレーションの効果が出せなかったり、設計フローに組み込むのは困難だったものはいろいろあった。いろいろ工夫はしたんだけどね。
それでも、ようやくほぼ全ての項目について、装置全体の大規模解析ができるようになったのが、昨年2010年だったということだ。現在では、設計ガイドラインの可視化による効果や妥当性の確認に活用したり、ESDシミュレーションに活用しているとのこと。また、EMIシミュレーションを装置全体規模で実用化する取り組みが行われているそうだ。
さまざまな事例が紹介された。アンテナ状GNDパターンの終端処理や、シールド板金の接地処理方法について設計ガイドラインを検証する解析に始まり、ESDの電源-GND間ノイズレベルを解析、対策した事例では解析は10分程度で終わるので最終レビューでフィードバックできるとか。すばらしい。
Poyntingの活用事例として、装置に組んだ状態でのプリント板へのESDノイズの解析、タブレットPCとクレイドルの組み合わせでのESD解析、プリント板の近傍界ノイズ解析が紹介された。いずれも大規模解析なだけあって解析時間も相当に掛かっている。FDTDなので、たとえば周波数特性を得ようとすればある程度長い時間解析しなければならないなど取り扱いが面倒なところもあるだろうが、これだけ事例が集まればさぞかしノウハウも蓄積できていることだろうと思う。
ごく初期のPoyntingではメッシュをマニュアルで切らなければならなかったりしてモデリングが大変だったが、さすがに自動メッシュになってずいぶんラクになったのだそうだ。

この後、SignalAdviserの図研CADの連携計画や、EMCルールチェック機能の紹介があったが、前の2件の事例発表ではEMCルールチェックが取り上げられていなかったような。当たり前に行われているので、あえて紹介しなかったのかな...。
ルールチェックした結果をExcelに出力する際、該当箇所を同時に図示してくれるようになっていて、レビュー結果をきれいにまとめた資料を作ろうとすると結構大変なので、非常に助かるのではないだろうか。ウチのツールもこういう機能が欲しいなぁ。

2件の事例紹介を聴いて、15年掛けて設計フローにシミュレーションを組み込んできた成果が出てきているのは、関わった者としては正直うれしく思う。他社製のCAD/CAEツールもいろいろ使ってきたが、社内のCAD部門も他社製の良いところを取り込みつつ、独特のこだわりを持ったツールに熟成させていて感心させられる。
手前味噌、ではないが、SignalAdviserは非常に良いツールだと思う。HyperlynxのLineSimみたいなのが欲しい、というところから始まり、フロアプランナーやPI解析、EMCルールチェックまで付くとは思っても見なかった。大手EDAベンダーの製品にも十分対抗できる製品に仕上がってると思うので、海外にもどんどん出て行って欲しいと願っている。

図研プライベート展(2011/10/21)

先週20日(木)、21日(金)に開催された、図研のプライベート展「Zuken Innovation 2011」に行ってきた。とはいえ、あまり時間が取れなかったので、金曜日の3コマだけの参加。
ちなみに今回は新シリーズCR-8000のお披露目もあって、ご案内いただいてから参加登録をぐずぐずしていたら、CR-8000関連のセッションは満席になっていた。一番広い会場だったにも関わらずなので、多くの方が関心を寄せているのだろう。さすが、国内シェアNo.1の実力である。
会場はみなとみらいのパンパシフィック横浜ベイホテル。この広さと豪華さで2日間のプライベート展なので、かなり気合が入っている様子が判る。

2C11 最新DC/DCコンバータ設計ノウハウ (アナログデバイセズ 道場さん)
最初に聴講したのはDC/DCコンバータ(DDコン)の設計ノウハウ。始めに会場に訊くと、参加者は回路設計者よりレイアウト設計者の方が多かった。手を挙げない人が一番多かったが、どういう人だろう。自分と同じ「設計サポート」みたいな立場なのか...。
導入ではリニアレギュレータ(LDO)とスイッチングレギュレータ(SWR)の特徴と違いを解説し、それぞれのうまい使い分け方について紹介された。続いて、SWRの回路構成と回路部品の定数の決め方が説明された。このあたりはデータシートを読むとちゃんと書いてはあるが、だいたい参考回路と事前に計算された定数表に頼ってしまうことが多いので、ちゃんと説明してもらうとそれぞれの意味が判って参考になる。
最近では大手のレギュレータベンダは簡易シミュレータを提供するようになったが、アナデバも例に漏れず、ADIsimPowerというツールを提供している。オンライン版とダウンロード版が用意されているとのこと。周辺部品のデータベースが充実しており、非線形特性データも持っているので、計算式による設計だけでは不十分な最適化には役立つだろう。また、負荷過渡応答のシミュレーションもできるので設計した回路がどんな動きをするのか事前に把握しておくのにも役立ちそう。
会場にレイアウト設計者が多かったので、レイアウト設計のコツは丁寧にレクチャーしてもらえた。大きく2つ、パワー系とアナログ系に回路を分けて、前者は太く短く、後者はノイズ源から離してレイアウトするのがポイント。細かい点では、FETのゲート信号は鈍らないように、フィードバック(FB)の分圧はピン近傍で、GNDは一点接続というのが重要なポイントだそうだ。「アナログのイメージを大切にする」のがコツだとか。

2B13 移動式クレーン配線設計における設計効率化への取り組み (コベルコクレーン 中澤さん)
この時間帯はCR-8000のセッションも取れなかったしどうしようかと思い、個人的に重機・建機が好きなので申し込んでみたセッション。配布資料にクレーンの写真が満載でワクワクしたが、内容はあまり期待していなかった。
発表は最初に事業紹介と製品紹介で、クレーンの写真を堪能できるかと思ったら以外にあっさり終わっちゃって少し残念だった。が、本編の内容は配布資料には無い苦労話で、非常に面白かった。
クレーンの配線は、論理回路図とハーネス図を基本に、作業用に各種の帳票が作られる。たとえば、ハーネス(ワイヤ)の接続図、コネクタの嵌合図という作業資料が図面や表形式で作成されるのだそうだ。このあたりが電機業界とは違った慣例で興味深い。同時に、電機業界向けのCADで対応するのも難しそうに思われる。加えて、機械CAD(CATIA)との連携も重要。
コベルコでは、従来機械CADで設計していたそれらを、図研のハーネス設計ツール(Cabling DesignerとHarness Designer)を入れて改革を試みたそうだ。CablingとHarnessと何が違うのか良く判らないが、前者はワイヤ配線設計、後者はハーネス設計に使うとのことで、典型的なポイントツールのようだ。
ただ、この2つだけでは計画は目的を達成できなかったそうで、さらに追加のツールを導入したり開発したりする必要があったようで、足掛け3年ほど掛かってようやく運用に乗せたとのことだ。
図研はCAD/CAEツールを一通り揃えているのでまだいいが、ポイントツールの導入はよく考えて実施しないと効率化どころかムダが発生したり却って高い買い物になってしまったりする危険がある。

2B14 インテルの回路レビューツールの概要とWebSCTサービス紹介 (Wai Yik Chong, Intel)
プレゼンのタイトルは"Overview of New Intel Embedded Schematics Review Solution & Services"ということで、組み込み向けIntel製品の回路レビューサービスについて。これまでインテルのエンジニアが手作業で回路レビューしていたのを、自動的にデザインガイドやリファレンス回路との違いを指摘する仕組み(ツール)で短時間に効率的に回路レビューを実施するシステム。
ユーザー(顧客)はインテルの専用サイトにログインして、回路図データをアップロードするだけでよい。それだけで指摘事項を列挙した結果を得ることができる。
非常に簡単な仕組みで驚いた。ユーザーが指定しなくてもシステムの方で自動的に、プラットフォームやキーデバイス、小物のRefDesなどを認識してくれる。
実は我が社でも回路レビューツールを顧客向けにリリースし始めたが、こちらはスタンドアロン形式でユーザーのPCにインストールする必要があり、また回路CADから特定の形式でネットリストとBOM(部品)リストを出力する手間が掛かる。さらに、BOMから必要な部品情報、定数やパッケージサイズなどを抽出する設定ファイルを作成するなど、ユーザーの手間が掛かるのが難点。
その点、インテルのシステムでは回路CADデータを送るだけで済んでしまうのいうのが逆に不思議だ。部品の記述などを仕様に合わせる必要がないのだろうか。
インテルは今後、レイアウトレビューなども自動化したいとのこと。この点は我が社の方が先を行ってるかもしれない。

なかなか面白いセッションを聴くことができてよかった。

PCI-SIG Developers Conference APAC 2011

先週開催されたPCI-SIG Developers Conference Asia-Pacific Tour 2011に参加してきた。前回は2009年だったので例によって2年ぶり。今回の会場は前回と同じく、恵比寿のウェスティン東京だった。9：00開始なので朝早めに行かないとならないのがちょっとつらい。

1. PCI Express Basics & Background
最初のプログラムはPCI Expressの基礎をLSI LogicのRichard Solomonがレクチャー。内容も講師も前回とほど同様。Split Transactionを説明するときのRichardの寸劇も相変わらずで微笑ましい。前回は「ナイショ」扱いだった「PCIeは実はシリアル化されたPCI-X」ってのが今回は公然の秘密になっていた。Richardが強調していた(ように聞こえた)のは、PCIeのスイッチで、概念的にはバスブリッジが2段、アップストリーム側とダウンストリーム側にそれぞれあって、内部に仮想的なバスがある構造だが、実際にこのような実装をするものではないという点。なにかトラブルでもあったのでしょうか。

2. PCIe Electrical Basics
Gen 3の物理層の仕様がどのように設計されたか、IntelのClinton Walkerが詳しく解説した。PCIeの電気仕様を理解する助けになるのはもちろん、伝送チャネルの設計に際してどのような点を考慮すべきかが網羅的に述べられており、高速なチャネル設計には非常に参考になるだろう。SI的にももっとも面白いセッションだった。
特に、Gen 2からGen 3で倍の転送性能を得るために、Gen 2の仕組みのまま倍の10Gbpsとするか、仕組みを変えて8Gbpsとするかの検討は、それぞれのメリット・デメリットの検討だけでなく、可能にするためのテクノロジ検討も含めて実際の設計現場で行われるような手法で決められてきた点は驚きだ。インテルの強力なリーダーシップがあったことは想像に難くないが、PCI-SIGのような標準化団体で作られたというのはすごいことだ。
とはいえ、8b10bに比べて128b130bでは遷移密度が低いのでDCバランスを保つのはやはり難しく、ゆっくりとDCオフセットが上下する前提で設計しなければならない。
チャネル特性の解析手法もこれまでとは異なる。チャネルのインパルス応答をベースに統計的な手法でBERを評価する。実波形を入れて実波形を見るこれまでの方法ではない。IBIS-AMSを使うことになるのかな。

3. PCIe 3.0/Post-3.0 Protocol
PCIe 3.0の仕様確定後に出されたプロトコルに関するECN(仕様変更)、検討中のECNについて、IntelのMahesh Waghが解説。バスアイドル期間を長く取って少しでも省電力できるように工夫したOBFFは、前回も聞いた覚えがある。その一方で、L0s(超短時間のアイドル状態)が必須からオプショナルに変更されたのは、省電力的には後退したのか。何か問題があったのだろうか。ま、省電力の必要がないアプリケーションでは邪魔なんでしょうが。
直接プロトコルとは関係ないが、Class Code & Capability IDにもECNが出され、PCI Local Bus Specificationに対して変更が加えられる。PCI Expressが主流だが、旧PCIも捨てずにメンテナンスしているということか。

4.　PCIe 3.0 Encoding & PHY Logical
続いて同じくMaheshからエンコーディング、トレーニングやイコライゼーションの説明があった。PHY層の初期化手順もあるので、SIエンジニアも知っておかなければならない内容だ。重要な内容なのだけど、内容が込み入っていることと、インド訛の英語がちょっと判りにくくて、なかなか辛いセッションだった。

5. PCIe 3.0 Cards
いわゆるCEMスペックの解説をIntelのDan Froelichから。チャネルシミュレーションやテストの手法を紹介しながらCEMスペックをどのように設計していったか詳しく説明してくれるので、大変面白かった。特に、実機を想定したシミュレーションでは、カード側は限定的なパラメータスイープだけにとどめる代わりに、マザーボード側はワーストケースも考慮して、むしろ仕様外も想定して、非常に多くのモデルを用意してシミュレーションした点が興味深い。その上で統計的に真のPass/Fail、擬似Pass/Failの分析をして仕様決めを行ったそうだ。なかなかこういう決定プロセスを知る機会はないので、勉強になった。

6. PCIe 3.0 Compliance Testing
引き続きDanによるコンプライアンステストの解説。現状、まだGen 3のコンプライアンステストは検討中なので、暫定的な内容ではあるが、ほぼ2.0の際のやり方を踏襲するという方針に変わりはないようだ。なので、具体的には2.0ではこうやったのを、3.0でもこのようにする、のような説明がほとんど。
3.0ではTxとRx両方のイコライゼーションが必要なので、これらの機能をテストするためにプロトコルを認識できる測定器が必要になりそうだ。フィクスチャも変更になるようなので、必要な向きは予算を取っておかないと...。

物理層に関わるセッションが多くて、なかなか役に立った。今回まったくIOV(仮想化)のセッションが無かったが、過去2回ではやはり不評だったのだろうか。一般的なコンファレンスというより、セミナー、トレーニングに近いイベントだが、毎回最新情報にリフレッシュできるので2年に1度というペースでかまわないので続けてほしいものだ。

テクトロニクス・イノベーション・フォーラム2011

もう一週間も過ぎてしまいましたが...

先週火曜日、9月6日に開催された「テクトロニクス・イノベーション・フォーラム(TIF)2011」に行ってきた。会場は昨年と同じ東京ステーションカンファレンス。6階ワンフロアを使ってセッション6部屋+展示1部屋で開催された。参加者が多いにも関わらずそれぞれの会議室は広くは無く、椅子だけ並べてあってテーブルが無いので、相変わらずかなり窮屈だった。(と書いておくと、来年改善されるかもしれないので...)

今回、注目していたのは先月末に発表された新製品MDO4000で、これについて詳細な情報や活用方法が紹介されるのではないかと期待して参加した。

MDO4000シリーズは、ミドルレンジのミックスドシグナルオシロスコープMSO4000シリーズに、6GHzまたは3GHzのスペアナが付いた製品で、1台でオシロスコープ+ロジアナ+スペアナと3つの測定器として使える。さらに、それぞれ相関性を持ったデータとして見ることができるというのが特長だ。ちなみにこの製品のプロジェクト名は"Trinity"(三位一体)なのだそうだ。
このMDO4000のスペアナは、従来のスペアナではなく、実際にはリアルタイムスペアナとかベクトルシグナルアナライザに相当するもののようだ。最初のセッション「EMI、ノイズ対策における現場の課題と最新計測技術」でテクトロの中塚さんが、オシロ、スペアナ、リアルタイムスペアナ、ベクトルシグナルアナライザのそれぞれの特徴について詳しく解説してくれた。MDO4000は、オシロとスペアナそれぞれの短所を補完できる測定器だと理解した。

午後の2つのセッションではこの新しい測定器を使ったデバッグ応用例が紹介された。中塚さんのセッションではベースバンド部をオシロで観察しながらRF部をスペアナで同時観測する方法で、RF制御回路の動作検証や、ベースバンド部からのスイッチングノイズの回り込みを観測する例が紹介された。また、柴崎さんからはPLLがロックするまでの電圧-周波数変化を観測する事例(これは先の製品発表の際にもデモされた)が紹介された。この例ではコマンドを送るバス(SPI)をロジックチャンネルでも観測するので、統合された3つの機能をフルに使うことになり、デモとしては最適な例題ということだろう。

オシロ、スペアナをそれぞれ単独で使っても面白いが、互いの相関を取った観測を行うのもいろいろ応用例がありそうで、使ってみたい計測器である。

その他、仕事に関連してDDRメモリの測定評価関連のセッションも聴講した。実測波形を取ろうと思うとプロービングが最大のネックになるが、以前から出ていたデバイスと基板の間に入れるNexus社のインターポーザーや、今回新たにカスケード社のBGAソケットを紹介するセッションも設けられ、ソリューションとしては整ってきた感じではある。もっともリワークも含めて非常に敷居が高いので、費用対効果を考えても手が出しにくいのは相変わらずだが。

JIEP 2011サマーセミナー

エレクトロニクス実装学会　電磁特性技術委員会主催のサマーセミナーに参加。
今年のテーマは「低コストで高性能なシステムの実現を目指す！チップ・パッケージ・ボードの協調設計」。
…しかし、終わってみると、主題は「協調設計」より「パワーインテグリティ」、もっと言うと「電源インピーダンス」だった。

1. パワーインテグリティの様々な側面と協調設計 (芝浦工大 須藤先生)
パワーインテグリティ設計は、当初、同時スイッチングノイズ(SSN)対策に始まり、プレーン共振を抑制するパスコン配置、電源インピーダンス制御というのが求められてきた。いずれも似通った解析手法やモデリングを用いるが、それぞれ目的が異なるというのは意識したことが無かった。電源インピーダンスの制御は、ボードだけで考えていてはダメで、チップ上のCやRも考慮する必要が出てきた。電源インピーダンスは、LSIのピンからボード側を見るのと、チップ内部から見るのとでは全然違うということ。ここに主題の「協調設計」の必要性があり、今日のセミナーでは最後までこの話題が出てきた。ここで強調されたのは、オンボードのCとオンチップのCによる反共振は必ず発生しうる点。
また、従来のターゲットインピーダンスの定義はざっくりとした目標値にしかならず、過剰設計になりがち。そこで、周波数ωに依存性のあるターゲットインピーダンス Ｚ(ω)＝Ｖ(ω)/Ｉ(ω) が提案された。ここでＶ(ω)は電源電圧Ｖ(t)の許容変動値、Ｉ(ω)はデバイスのspice解析で求めた過渡電流Ｉ(t)をフーリエ変換で周波数スペクトルにしたもの。
デバイスの動作モードでスペクトルは変わり、odd/evenでも異なるがPRBSとしたほうが広い帯域で密なスペクトルとなるので適切であろうとのことだ。

2. トータルコストを低減する協調設計 (ルネサス 佐々木さん)
リファレンスデザインと協調設計のお話。リファレンスデザインは「お手本」として提示され、チップベンダ→セットメーカーという一方通行なので、「双方向であるべき」協調設計とは相容れない気がするが、ここでは、社内でリファレンスデザインを「協調設計」で作っていく事例が紹介された。
従来のリファレンスデザインは、広範囲な使用条件で性能が確保できることを前提にしているため、過剰設計であることが多く、パスコンが多い、層数が多いなど高コスト設計となっていた。これを改善するため、チップ内の回路配置を最適化して無理の無いパッケージ・ボード配線にすること、バッファを可変ドライブにしてダンピング抵抗を不要にすること、SSCGや内部動作周波数を可変にしてEMIシールドを不要にするなど、チップ設計で対応しているとのこと。
ちょっとイメージしていた協調設計とは違う気がするが、汎用部品ではできることは限られてしまうから仕方ないと思う。

3. チップパワーモデルを用いたシミュレーションと実測事例 (トッパン 金子さん)
3種類の電源設計事例、IRドロップの対策、電源インピーダンスの低減、DDR3メモリの動作ノイズ解析を実測との比較を交えて紹介された。特に、メモリの動作モード別に解析・測定された事例は興味深い。

4. パワーインテグリティのチップ・パッケージ・ボード相互設計手法 (東芝 岡野さん)
前半で、設計フローにシミュレーションを組み込む苦労話を披露された。現場で実際にシミュレーションを取り入れるのはなかなか難しく、また結果を出すのも困難だということ。みなさん、同じような苦労をされているのだと思った。シミュレーションによる設計を定着させるには、①設計の課題を明らかにし、②どの時点で実施すべきか決定し、③改善項目を一般化することで、できるという。制御因子としての「入力」と、メソドロジ「手段」、得たい結果「出力」を明確に定義し、ノイズ｢制約因子」を考慮して許容時間の中で実施する、と方法論をキチンと考えられているのはさすがだ。
いくつか設計事例を紹介され、いずれも興味深い内容だった。特に、チップベンダが提示するデザインガイドを超えた独自のデザインルールを導き出すところは、ぜひ見習いたいところ。デザインガイドを守らなくても、理詰めで作っているので自信を持って使えるというのは心強い。

続いて、パネルディスカッション形式で、
5. LSIの電源電流の解析 (ヤマハ 柿本さん)
6. 低ノイズ実装を考慮した電源設計 (NEC情報システム 矢口さん)
の2講演を叩き台に討論会が行われた。パネラーには、他に京大の和田先生とルネサスの中村さんが加わった。
矢口さんの発表は、昨年の「線電源」の提案を追検証した内容で、放射ノイズは低いが低インピーダンスにはならないのでPIは確保できているか確証がもてないとのこと。放射ノイズが低いが電源ノイズが高いということはあり得るのだろうか、というのがディスカッションのきっかけになった。「電源インピーダンスが低いほうが良い」というのは本当だろうか。Z=V/Iで考えると、Zが高いとノイズVも大きいことになるが、インピーダンスが低くなければならない領域を距離的な要因と周波数的な要因で明確にすべきで、必ずしも電源全体が低インピーダンスである必要は無い。むしろ、インピーダンスを高くしてアイソレーションしたほうが良い設計ではないだろうか、という議論がなされた。「インピーダンス」という用語が誤用されているので正しい理解の妨げになっているようだが、和田先生がキッチリ説明してくれたのでスッキリした。
途中、アイカ工業の本木さんが追加で、LSIが乗るなら0.1μFや0.01μFは不要だよね、という大胆な内容の発表をされたりとなかなか充実したパネルディスカッションで面白かった。

電源設計のCPB協調設計、という感じでテーマはかなり限定されるはずだが、みなさん大いに関心を持って参加されていたように思う。

くずれてしまえ

少し脱線するが、小説の感想を書いてみたい。

フィリップ・K・ディック「くずれてしまえ」(ハヤカワ文庫 SF1805 アジャストメント 収録、原題"Pay for the printer" 浅倉久志訳)

2月にUSに出張した際、向こうで封切りになった映画The Adjustment Bureau(アジャストメント)のCMをしきりにやっていて、原作を読みたくなったが、収録されている短編集「悪夢機械」はすでに廃刊となっていた。4月に早川書房から「アジャストメント」という新しい短編集となって再録された。「くずれてしまえ」はその中の一短編で、同様に「悪夢機械」から再録されたもの。

あらすじの舞台は、核戦争後の文明が崩壊した地球。人々は戦火を免れたモノのコピーによるわずかな文明の残滓に頼って生活している。無機物だけでなく、食糧などもコピー品だ。戦争で灰になったモノを材料に、ビルトングという異星生物がコピーを作り出している。
コピー品は時間が経つとやがて灰に戻ってしまう。人々はオリジナル品やコピー品をビルトングの元に持ち寄り、再びコピーを作ってもらうことで物質文明を細々と継続していた。
ビルトングも生物であるから、やがて死を迎える。人類より長生きのビルトングではあるが、地球上での生殖活動はうまくいかず、地球上では絶滅の危機が迫っていた。
老衰するビルトングに群がり、コピーを強要する人々。瀕死のビルトングが作り出すコピーはもはやコピーとは言えないほど劣化した「プディング化」した役に立たないものになっていく。崩壊していく物質文明の中で、それでもなお、人々はビルトングに頼りきり、コピーによって文明を保とうと必死になる様子が描かれていく。

そんな中、物語の終盤で主人公の仲間が取り出したのは、自らが削り出した木のコップ。不恰好なそれは高級なグラスとは比べ物にならないほど原始的であるが、コピーではなく「創り出されたもの」。主人公達は、コピーに依存するのではなく、一から創り出すという手段があることに気付き、長い道のりになるだろうが文明を再構築する希望を見出すのだった。

これが最初に書かれた当時、1956年の社会情勢がどうだったか想像するしかないが、おそらく、アメリカの「ものづくり」もアジアの(日本の)安価な模倣品の前に、危機感を募らせていたのではないだろうか。2011年の今日、この物語を読むと、中国製の安価で粗悪なコピー品にあふれた身の回りと、その圧倒的な物量の前に瀕死の日本のものづくりの現状を想起せざるを得ない。
オリジナルを作ってきた国が、コピー品に対抗してコピー品を作るようになったら、ものづくりはもはや消耗戦でしかない。長年、アジアの国々の安価な労働力に支えられた経済に苦しんできたアメリカが、いまなお多くの成功した会社やブランドを保ち続けているのは、ものづくりの根幹にある「創り出すこと」を放棄しなかったからにほかならないのではないか。

物語の中で主人公の仲間は言う。

「コピーというのは、たんなる模写だ。創作というのがどんなことか、それは口では説明できない。あんたが自分でやって、さとるしかない。創作とコピーとは、まったくべつべつのものなんだよ」

(昔の優れた品物を見ながら)「いつかは、またそんな品物ができるようになる……だが、われわれはそこへたどりつくのに、正しい道を―困難な道を―一歩一歩上がっていくんだ」
(粗末な木のコップを見ながら)「いまのわれわれは、まだこの段階だ。しかし、これを笑っちゃいけない。こんなものは文明じゃない、といっちゃいけない。これだって文明さ―単純で粗末であっても、とにかく本物だ。

われわれはここから出発するんだよ

」